Xilinx 7系列SelectIO结构之DCI（动态可控阻抗）技术（二）
judy 在 周四, 09/29/2022 - 16:54 提交
本文我们重点介绍一下内容：7系列FPGA DCI使用规则，DCI在HSTL和SSTL I/O标准中的使用举例
IDC发布中国AI大模型市场概览报告，细分市场主要供应商一览
judy 在 周四, 09/29/2022 - 14:47 提交
IDC于近日发布了《Market Glance：中国AI大模型市场概览，2022》报告，展示了中国AI大模型市场的构成和格局
JESD204接口调试总结——JESD204B调试界面
judy 在 周四, 09/29/2022 - 09:36 提交
多掌握的技能总是会派上用场的时候，这里我又要用VB.net来方便自己的调试。
瑞萨电子推出ClockMatrix助力基于5G的AMD Zynq UltraScale+™ RFSoC套件时序
judy 在 周三, 09/28/2022 - 14:30 提交
ClockMatrix器件为AMD RFSoC DFE开发平台和O-RU参考设计提供同步及软件解决方案
FPGA静态时序分析简单解读
joycha 在 周三, 09/28/2022 - 11:40 提交
任何学FPGA的人都跑不掉的一个问题就是进行静态时序分析。静态时序分析的公式，老实说很晦涩，而且总能看到不同的版本
AMD EPYC云计算解决方案，助企业提高竞争力
judy 在 周三, 09/28/2022 - 10:13 提交
如今，企业越发需要时刻做好弹性调整准备，在保持有竞争力价格的同时，还要满足用户意外需求，这是一大挑战
FPGA知识查漏补缺——为什么setup summary和hold suammay的data path延时不一致
judy 在 周三, 09/28/2022 - 09:48 提交
这两天，我第一次到xilinx的官方论坛去问问题，因为这几天有一个问题困扰着我，以前怎么注意的地方
Vitis 视觉设计方法
judy 在 周二, 09/27/2022 - 17:28 提交
该方法不仅可帮助开发人员做出有关应用架构的重要决策，而且还有助于确定各种因素
JESD204接口调试总结——一次建链不稳定问题的解决
judy 在 周二, 09/27/2022 - 16:48 提交
JESD链路的复位遵循先复位发端，在复位收端的原则。在我们之前操作中，首先复位了FPGA的JESD核
在WSL下配置与安装Petalinux 2020.2
guanxiao_505740 在 周二, 09/27/2022 - 14:45 提交
本文将在WSL2 Ubuntu18.04下配置Petalinux 2020.2