Xilinx ChipScope 的使用 ICON/ILA/VIO
judy 在 周四, 06/16/2022 - 10:10 提交
FPGA与STM32等嵌入式开发最大的一个优点就是，可以在时序仿真阶段验证超过90%的功能，发现90%的问题
Vivado ML 2022.1 的新增功能
judy 在 周四, 06/16/2022 - 09:43 提交
本视频介绍了此版本中的新功能和增强功能，包括 Versal® 设计的结果质量 (QoR) 改进、基于 ML 的资源估计、面向 Versal 器件的 ML 策略运行以及其他器件支持。
看门狗 (SWDT) 在Zynq MPSoC 上的使用技巧
judy 在 周三, 06/15/2022 - 16:18 提交
在Zynq MPSoC的器件里，PS (Processing System )集成了三个看门狗，分别是CSU SWDT，LPD SWDT和FPD SWDT。CSU SWDT用于保护CSU与PMU及其相关连接。
从底层结构开始学习FPGA----MUX多路选择器（Multiplexer）
judy 在 周三, 06/15/2022 - 11:18 提交
多路选择器MUX是一个多输入、单输出的组合逻辑电路，一个n输入的多路选择器就是一个n路的数字开关，可以根据通道选择控制信号的不同
基于FPGA的DDS设计方案
judy 在 周三, 06/15/2022 - 11:03 提交
随着电子技术的不断发展，传统的频率合成技术逐渐不能满足人们对于频率转换速度、频率分辨率等方面的追求，直接数字频率合成技术应运而生。
FPGA Xilinx 高速串行收发器横向比较
judy 在 周三, 06/15/2022 - 09:52 提交
长时间没有做高速相关的FPGA单板开发，一直停留在GTX和GTP的时代，是时候梳理一下，从Xilinx的7系列到目前的ultrascale系列
开始学习EV12AQ600 ADC和Xilinx FPGA的ESIstream串行接口
judy 在 周二, 06/14/2022 - 17:34 提交
您将学习如何简单地下载并创建Vivado工程，实现ADC EV12AQ600/605的串行接口，并缩短您的开发时间。
在设计文件中，如何确定信号是reg型还是wire型？
judy 在 周二, 06/14/2022 - 16:49 提交
当我们使用Verilog时，对于信号定义为reg型还是wire型比较混乱，那么今天我们就来讲一讲如何快速的进行信号定义。
Xilinx SelectIO IP使用说明(一)
judy 在 周二, 06/14/2022 - 10:33 提交
本文主要针对Xilinx SelectIO IP的GUI（图形用户界面），对每个参数进行详细解释，理解其中的内涵，快速完成驱动设计。
Xilinx的智能门控时钟技术你了解吗？
judy 在 周二, 06/14/2022 - 09:45 提交
时钟门控是一种很好理解的功率优化技术，用于ASIC和FPGA设计，以消除不必要的开关行为。这种方法通常需要设计者在他们的RTL代码中添加少量的逻辑来禁用或取消不必要的活动时序单元--例如寄存器