实时 4K 对象跟踪和窗口化
judy 在 周二, 01/04/2022 - 09:37 提交
本视频演示如何使用机器学习从单个高分辨率相机输入创建“虚拟”相机。 分析单个高分辨率 4K 摄像机输入以识别面部并自动跟踪、裁剪和创建多个高清 (HD) 虚拟流。
Xilinx 7系列FPGA上实现DP1.4
judy 在 周五, 12/31/2021 - 10:39 提交
在Xilinx的DisplayPort 1.4 IP的文档中，提到支持的器件为Ultrascale/Ultrascale+/Versal系列，但很多的客户基于成本的考量希望能在7系列的器件中实现DP1.4。
Xilinx FPGA平台GTX简易使用教程（一）GTX基础知识
judy 在 周五, 12/31/2021 - 09:56 提交
理解GTX的必备姿势，学起来！
如何简单快速地计算FIFO的最小深度？
judy 在 周五, 12/31/2021 - 09:41 提交
FIFO最常被用来解决写、读不匹配的问题（时钟、位宽），总结下来，其实FIFO最大的作用就是缓冲。既然是缓冲，那么就要知道这个缓存的空间到底需要多大。
关于AXI4-FULL总线 多通道传输相同数据时，合并生成一组数据并对齐的研究讨论
judy 在 周五, 12/31/2021 - 09:31 提交
对于AXI4-FULL总线时，握手信号共有5路，包括写地址，写数据，写应答，读地址，读数据。当主机burst写时，每发起一次猝发交易，需要有一笔应答对应。
Xilinx平台Aurora IP介绍（四）Example Design介绍
judy 在 周四, 12/30/2021 - 17:27 提交
多看一些example design之后，你就会发现都是熟悉的配方~
FPGA设计的“打拍（寄存）”和“亚稳态” 到底是什么？
judy 在 周四, 12/30/2021 - 10:32 提交
可能很多FPGA初学者在刚开始学习FPGA设计的时候，经常听到类似于”这个信号需要打一拍、打两拍（寄存），以防止亚稳态问题的产生“这种话，但是对这个打拍和亚稳态问题还是一知半解，接下来结合一些资料谈下自己的理解。
Vitis软核固化代码流程
匿名 在 周四, 12/30/2021 - 10:00 提交
在搭建完Block Design以及硬件代码后，生成bit；bit文件生成成功后，点击Export Hardware，导出xsa文件：（xsa做连接使用）
第三届开源定制计算冬令营，报名已开启！
judy 在 周四, 12/30/2021 - 09:39 提交
CCF体系结构专委会“开源定制计算”冬令营是主要面向研究生的免费公益活动。由CCF体系结构专委会主办，北京大学高能效计算与应用中心、赛灵思学术合作部联合承办。
Xilinx平台Aurora IP介绍（三）Aurora配置及接口介绍
judy 在 周三, 12/29/2021 - 11:20 提交
开门见山的说，跟DDR/PCIE/GTX这种复杂的IP相比，Aurora配置那是相当的简单。走着。