【视频】在 Vivado 设计套件项目流程中使用 Tcl 命令
judy 在 周二, 04/02/2019 - 09:58 提交
基本 Vivado IDE Tcl 脚本的内容概述
借助Python 用最简单的方法打造互联互通的智能产品
judy 在 周二, 04/02/2019 - 09:33 提交
人工智能的应用，从数据分析到机器学习技术再到物联网背景，整个过程都严格遵守这种反馈流程。不过，很难有框架能够包含整个流程的全部要素，更难做到相对简单便捷。而赛灵思创建的框架就能做到，这也就是今天要说的 Python on Zynq (PYNQ)
硬件仿真世界
judy 在 周一, 04/01/2019 - 15:57 提交
如果您是贸然进入了高速设计领域的新手工程师之一，并且被“信号完整性仿真”这个术语所震撼，请不要烦恼。 在这次博客之旅中，我们先来回顾一下基础知识，然后再介绍一些更高深的话题。
如何打造完美的工业4.0人机界面？
judy 在 周一, 04/01/2019 - 14:12 提交
上次你看屏幕是什么时候？好吧，这是个诡刁的问题，除非你从事造纸业，或者你名叫摩西 (以色列的先知和首领)并钟情于碑石上篆刻经文，否则你肯定现在就在使用屏幕。毫无疑问，当今时代，屏幕是无所不有、无处不在
【视频】Perrone Robotics 的智能响应无人驾驶汽车平台
judy 在 周一, 04/01/2019 - 10:27 提交
Perrone Robotics 的无人驾驶汽车平台可通过将不同的传感器及控制逻辑与自主控制便捷集成实现快速开发。Xilinx MPSoC 提供多个数据来源（如摄像头或 LIDAR 等）的专用加速处理，可实现安全、可扩展的实时响应解决方案。
【赛灵思技术日演讲PPT下载】：赛灵思 WebP 和数据库解决方案
judy 在 周一, 04/01/2019 - 09:40 提交
Xilinx 软件开发经理王 瑞在赛灵思技术日上分享《赛灵思 WebP 和数据库解决方案》
Vivado中几种仿真模式比较
judy 在 周一, 04/01/2019 - 09:32 提交
数字电路设计中一般包括3个大的阶段：源代码输入、综合和实现，而电路仿真的切入点也基本与这些阶段相吻合，根据适用的设计阶段的不同仿真可以分为RTL行为级仿真、综合后门级功能仿真和时序仿真。这种仿真轮廓的模型不仅适合FPGA/CPLD设计，同样适合IC设计
在 Vivado Synthesis 中使用 SystemVerilog 接口连接逻辑
judy 在 周五, 03/29/2019 - 16:31 提交
SystemVerilog 接口的开发旨在让设计中层级之间的连接变得更加轻松容易。 您可以把这类接口看作是多个模块共有的引脚集合。与必须在每个模块上定义多个引脚不同的是，您只需在接口中对引脚定义一次，之后只需在模块上定义接口即可。 如果稍后接口中涉及的信号被更改，则仅需更改接口即可
高速FPGA系统设计几条军规
judy 在 周五, 03/29/2019 - 16:03 提交
如果符合一些简单的设计原则，采用最新的Xilinx7系列FPGA架构上实现无线通信。Xilinx公司已经创建了典型无线数据路径的设计范例，表明中速级(-2)器件上使用的几乎100%的 slice资源都支持500 MHz以上的时钟频率。如何真正时序高速设计，需要注意一下几点
Xilinx SRL16E 使用详解
judy 在 周五, 03/29/2019 - 14:02 提交
在做FPGA的开发过程中经常会使用到移位寄存器，一般我们使用移位寄存器的目的都是为了将某个信号进行打拍，使得时序符合我们的需求。最常见的一种打拍方法就是在process过程语句中对信号进行移位。但是这里我给大家介绍一下SRL6E