视频 | FPGA 开发圈

【赛灵思Alveo大咖直播间】02——用 FPGA 玩转 Video+AI？腾讯云微瓴现身说法

judy 在周二, 02/23/2021 - 09:25 提交

赛灵思 Alveo 系列产品开发的视频 + AI 处理系统平台，使用分布式计算架构对视频处理进行设计及优化，在处理大规模视频流方面突破了 CPU 的瓶颈。对于直播流转码及音视频混合流任务，相对传统 X86 服务器，该系统在并发流量处理方面实现20-30倍的效率。

【赛灵思Alveo大咖直播间】01——FPGA 如何助力金融科技腾飞

judy 在周一, 02/22/2021 - 10:07 提交

赛灵思Alveo 加速卡，为金融行业定制具有突破性的创新解决方案满足客户和监管机构的需求。本次邀请到赛灵思数据中心及金融行业众多专家，探讨FPGA如何助力金融科技腾飞。

【视频】基于所关注的区域 (ROI) 的编码演示：系统与硬件架构

judy 在周六, 02/20/2021 - 09:27 提交

详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的系统与硬件架构。在详细了解硬件架构之前，先大概了解一下系统架构。最后将介绍用于启动参考设计的资源。

【视频】基于所关注的区域 (ROI) 的编码演示：软件架构

judy 在周五, 02/19/2021 - 09:35 提交

通过本视频详细了解基于 Zynq UltraScale+ MPSoC 视频编解码器单元 (VCU) ROI 的编码参考设计的软件架构。首先，我们将讨论 Xilinx 视频和连接 IP 支持堆栈，接着，视频将描述 VCU ROI 应用程序的软件堆栈，并详细讨论 Gstreamer 流输出管道、以及 ROI GStreamer 插件和 Gstreamer 流输入管道。

【视频】最大化广播带宽：基于感兴趣区域（ROI）的编码

judy 在周三, 02/10/2021 - 10:37 提交

本视频将演示使用Zynq UltraScale+ MPSoC视频编解码单元，实现基于感兴趣区域的编码，并将其用于广播带宽最大化。

【视频】赛灵思全新的SmartLynq+调试跟踪模块

judy 在周二, 02/09/2021 - 16:08 提交

SmartLynq+模块是一个高速调试和跟踪模块，主要面向Versal ACAP用户。在本视频中，我们将介绍SmartLynq+模块的主要功能和接口，它能够提供更强大的器件编程、软硬件调试、性能分析以及事件跟踪功能。

【视频】通过二进制神经网络演示加速图像分类

judy 在周五, 02/05/2021 - 09:33 提交

该设计示例演示了如何使用二进制神经网络 (BNN) 加速软件实现的神经网络及可编程逻辑。该演示显示，与纯 CPU 相比，基于 Zynq® UltraScale+™ MPSoC 的电路板可将图像分类速度提高 6000 (Ultra96) 到 8000 倍 (ZCU102)。用户可通过图形用户界面查看指标、图像和分类结果。

【视频】Zynq UltraScale+ RFSoC 软件定义无线电 (SDR) 演示

judy 在周四, 02/04/2021 - 09:31 提交

Zynq UltraScale+ RFSoC 系列为 5G 无线及 RF 类模拟应用带来了颠覆性集成和架构突破性能，其可直接支持整个 5G 的 6GHz 以下频段。这个创新系列现已投入量产。展示了 Zynq UltraScale+ RFSoC 器件不仅可提升灵活性，而且还可简化 5G 系统及软件定义无线电应用。