Versal DDRMC 如何使用Micron仿真模型进行仿真
judy 在 周二, 12/17/2024 - 10:55 提交
Versal器件上DDR4硬核控制器DDRMC跑仿真时，按照IP的默认设置，在IP wizard中使能了“Internal Responder”
DDR4
Teledyne e2v的双倍容量宇航级8GB DDR4存储芯片，针对高可靠性的空间应用
judy 在 周五, 09/06/2024 - 09:24 提交
这款超紧凑的弹性存储芯片提高了SWaP，可用于通信、地球观测、科学和边缘计算卫星等高级任务。
一文搞懂DDR4 MIG IP核详细介绍与配置
judy 在 周二, 05/14/2024 - 10:38 提交
DDR4 SDRAM因其高速、大容量的特点，在FPGA设计中扮演着越来越重要的角色。本文将详细介绍DDR4 MIG IP核及其配置过程。
Versal- 在一个triplet中实现DDRMC和soft DDR4 controller
judy 在 周五, 03/29/2024 - 15:17 提交
在非常多的客户应用工程中，都会用到DDR4/LPDDR4来存取大容量数据
AMD Versal AI Edge 自适应计算加速平台之PL通过NoC读写DDR4 实验 (4)
judy 在 周二, 03/26/2024 - 15:21 提交
本实验通过PL端Verilog代码直接读写ddr4，主要了解NoC的配置方法
Vivado DDR4仿真
judy 在 周一, 08/01/2022 - 09:55 提交
首先新建ddr的IP，具体每个参数的含义，可以参考之前写的《Virtex7 Microblaze下DDR3测试再右键》，打开IP的Example Design
Versal DDR4/LPDDR4 硬核控制器 (NOC IP) I/O planning快速指南
judy 在 周二, 06/28/2022 - 10:56 提交
今天我们来介绍一下I/O planning方面的设计考虑和实现流程。
Teledyne e2v DDR4和AMD Xilinx Kintex Ultrascale FPGA的演示
judy 在 周一, 06/27/2022 - 17:40 提交
观看这个短视频，了解如何连接Teledyne e2v耐辐射DDR4存储器与AMD XILINX Kintex Ultrascale FPGA KU115。
生成用于连接Teledyne e2v DDR4产品和AMD Xilinx器件的DDR4控制器IP
judy 在 周五, 06/24/2022 - 14:42 提交
在这个短视频中，您将学习如何设置DDR4 控制器IP，以连接Teledyne e2v DDR4产品和Xilinx的可编程逻辑器件。
开发者分享 | 使用方法论报告5: DDR4 IP 校准后硬件故障，指示存在时序问题，但时序报告中无任何违例
judy 在 周三, 09/15/2021 - 14:45 提交
本篇博客将为您演示如何使用此报告来帮助加速调试，甚至完全避免硬件故障，最后确定此问题根本原因是校准完成时出现争用状况。出现争用状况的原因是由于某个多周期约束所覆盖的时序例外，由此导致在时序分析报告中并未标记此问题。