Vivado-HLS

赛灵思可编程器件含有数百万个逻辑单元 (LC)，并且集成的现代复杂电子系统也与日俱增。本高效设计方法指南提供了一整套最佳做法，旨在于较短的设计周期内完成此类复杂系统的创建。

本白皮书探讨如何将 Xilinx® Vivado® HLS 环境中开发的现有 HLS 设计移植到 Mentor 的 Catapult® HLS 平台中。

实验中文件中包含一个矩阵乘法器的实现，实现两个矩阵inA和inB相乘得出结果，并且提供了一个包含了计算结果的testbench文件来与所得结果进行对比验证。

前言（本文基于赛灵思官方HLS文档UG871中的7.1节）：

          在使用高层次综合，创造高质量的RTL设计时，一个重要部分就是对C代码进行优化。

          Vivado HLS拥有自动优化的功能，试图最小化loop和function的latency，为了实现这一点，软件会在loop和function上并行执行尽可能多的操作（比如说，在function级别上，高级综合总是试图并行执行function）。 

          除了这些自动优化，我们可以手动进行程序优化，即用在不同的solution中添加不同的directive的方法，进行优化和性能对比。其中，对同一个工程，可以建立多个不同的solution（解决方案），为不同的solution添加directive可以达到如下目的： 

1、并行执行多个tasks，例如，同一个function的多次执行或同一loop的多次迭代。这是流水线结构。 

2、调整数组的物理实现（(block RAM），函数，循环和端口（I/O），以提高数据的可用性，并帮助数据流更快地通过设计。 

对于Vivado Hls来说，输入包括Tesbench，C/C++源代码和Directives，相应的输出为IP Catalog，DSP和SysGen，特别的，一个工程只能有一个顶层函数用于综和，这个顶层函数下面的子函数也是可以被综合的，会生成相应的VHDL和Verilog代码，所以，C综合后的RTL代码结构通常是跟原始C描述的结构是一致的，除非是子函数功能很简单，所需要的逻辑量很小。 通常在main函数以下的函数都可以被综合，也就是说，并不是所有的C/C++都可以被综合，动态内存分配和涉及到操作系统层面的操作不可以被综合。

本文结构框架：
<li>Creat New Project新建文档</li>
<li>C simulation</li>
<li>C systhesis</li>
<li>RTL级仿真</li>
<li>IP封装</li>
<li>总结</li>

<strong>1.Creat New Project新建文档:</strong>

如果你对Vivado HLS中综合之后端口的ap_none之类的类型指示摸不着头脑的话，那就来一起学习一下它们是如何使用的吧。在Vivado HLS中，我们可以指定端口使用的类型，这样在对C代码进行综合的时候，就可以指定某个端口所使用的转换协议了。常见的类型有：

1. ap_none

默认类型，该类型不适用任何I/O转换协议，它用于表示只读的输入信号，对应于HDL中的wire类型。

2. ap_stable

只用于输入信号，其具体实现方式仍为ap_none。它用于向Vivado HLS的综合器表明该信号在两次复位之间值是不变的。

3. ap_vld

在数据端口port_name的基础上创建一个额外的数据有效信号指示< port_name >_vld。

4. ap_ack

在数据端口port_name的基础上创建一个额外的应答信号指示< port_name >_ack。

5. ap_hs

使用该类型，则会同时创建额外的数据有效信号和应答信号，其效果相当于ap_vld与ap_ack之和。

6. ap_ovld

<strong>前言</strong>
FPGA的能耗比优于GPU，且设计自由度高，受到许多深度学习开发者的青睐。但是用HDL语言开发神经网络过于复杂，利用Xilinx公司的高层次综合工具vivado HLS开发RTL逻辑的IP核则可以降低开发难度。

本文主要描述了如何使用vivado HLS的基本功能。文章内容主要来自于Xilinx官方文档：ug871-vivado-high-level-synthesis-tutorial，所用代码来自于Xilinx官方例程：ug871-design-files\2016.1\Introduction\lab1。读者可以在原文档中阅读到更详细的内容。