本视频简要介绍面向EV12AQ600/605 ADC的ADX4和ADX2 IP。

面向不同应用，Versal家族有AI Core, AI Edge , AI RF，Prime, Premium，HBM，六个系列、名字看起来是不是十分复杂？今天让我们来和您好好唠唠Versal系列这兄弟姐妹六系列！

在Vivado里，可以从Block Design导出TCL脚本，保存工程。之后可以从TCL脚本恢复工程。导出的TCL脚本中，可能不包含用户IP的路径信息

本文主要介绍时钟及I/O规划的各个阶段及流程要点。

AMD收购赛灵思的目的在于将其差异化IP集成到公司未来旗下的CPU中，Xilinx无论是从丰富的计算引擎还是其AI引擎技术都能让AMD在服务器CPU市场上扩大影响力

Kria KR260 入门套件能够快速开发用于机器人和工业自动化的硬件加速应用。与基于 GPU 的解决方案相比，带来显著的生产力、单位功耗性能提升和时延下降

本直播将为您详细介绍在 AI Benchmark 的测试中能达到90%以上的计算效率的 AI 芯片，以及如何使用 VCK5000 加速 AI计算的设计方法和设计资源。

采用任意精度数据类型，可以在获得相同精度的运算条件下，运算速度更快且使用更少的资源。

本文我们通过一个具体的实例，演示HLS设计流程。

传统的FPGA RTL设计流程主要是采用VHDL、VerilogHDL或System Verilog进行工程的开发，同时也是通过硬件描述语言来编写测试案例对开发的工程进行仿真验证

Vitis HLS是一个高级综合工具。用户可以通过该工具直接将C、 C++编写的函数翻译成HDL硬件描述语言，最终再映射成FPGA内部的LUT、DSP资源以及RAM资源等。

本文我们介绍FPGA外设DDR2/DDR3硬件设计相关内容，包括PCB板层数估计，信号端接、信号完整性及时序考虑等问题。

本文描述在 Versal® ACAP 中实现电源排序的各种方法。

该视频介绍了电源域和电源状态的概念，以及如何在您的设计中使用 Ultra96 实现电源域切换。

Vitis 统一软件平台 2022.1现已推出！

Vivado® ML 2022.1 在 Vivado ML 标准安装中可支持 Versal Premium VP1202、VP1502、VP1702 和 VP1802 器件。

搭载赛灵思 Zynq RFSoC 架构的 Evenstar RU 使用相同的基础硬件即可提供能够满足广泛应用需求的灵活性，包括4G/5G、毫米波和 sub-6GHz。

本视频描述了使用频率调整优化单位功率性能，以及频率调整方法及其权衡。

SEM IP在上板调试过程中有时会出现一些错误, 比如无法执行IP的插错纠错功能; 或者自身的初始化无法完成等等, 需要对SEM IP本身进行调试定位

FIFO是FPGA设计中最常用的IP，读写时序相对简单，可能正是因为这个原因，通常不会去细读FIFO手册，具体怎么操作大概清楚，上手就写，一般不会出什么问题。最近却遇到读FIFO异常的情况，特意记录一下