凭借 Xilinx® Alveo™ 的联网和计算加速，实现基于无监督机器学习的网络防御。

有工程师反映，根据MPSoC SWDT在Standalone下的例子xwdtps_polled_example.c，不能实现MPSoC的PS复位。

Vitis统一软件平台可以在包括FPGA、SoC和Versal ACAP在内的异构Xilinx平台上开发嵌入式软件和加速应用程序。它为加速边缘计算、云计算和混合计算应用程序提供了统一的编程模型。

Zynq® UltraScale+™ RFSoC ZCU1275 特性描述套件提供您对集成型 ADC 和 DAC 以及 Zynq UltraScale+ XCZU29DR-2FFVF1760E RFSoC 上提供的 GTY 和 GTR 收发器进行特性描述和评估时所需的一切。

Xilinx 推出 Xilinx T1 电信加速器卡。强大的 5G O-DU 和 vBBU 加速解决方案，专注于为 OEM、运营商和系统集成商提供便利。

FPGA 设计是有章可循的，如果用的是 Xilinx 的 FPGA，这个“章”就是 UG949。最新版的 UG949 是 2020.1 版本，整个文档共六大章节 306 页（点击此处查看《UltraFast 设计方法指南》）。对于如此之多的内容该如何消化吸收呢？首先，了解一下 UG949 的背景信息。

赛灵思今天宣布面向 5G 网络中的 O-RAN 分布式单元和虚拟基带单元推出 T1 电信加速器卡。T1 卡大幅减少了之前系统所需的 CPU 核数量。与其它竞争方案相比，T1 卡不仅可以降低系统总功耗和成本，同时还支持 O-DU 提供更好的 5G 性能与服务。

智能手机似乎迎来了“智能”化的时代，并掀起了物联网（IoT）革命。那么，是什么让 SmartNIC 实现了智能化？是硬件、编程还是其他什么？

BlackLynx 具有优化实现高级异构解决方案的明显运营优势，在提供异构计算解决方案方面处于领先地位。图表说明了在一个架构中包含多种高性能计算功能（GPU 和 FPGA）的综合优势。Xilinx® Alveo™ 数据中心加速器卡和 BlackLynx 技术相结合，可最大化在该网络端点进行图像和视频分析的潜力。

在本次网络研讨会上，我们将展示 Vitis 和 Vitis AI 如何帮助开发人员在 Xilinx 平台上加速整个应用。

这里主要介绍三种跨时钟域处理的方法，这三种方法可以说是FPGA界最常用也最实用的方法，这三种方法包含了单bit和多bit数据的跨时钟域处理，学会这三招之后，对于FPGA相关的跨时钟域数据处理便可以手到擒来

Zynq® UltraScale+™ RFSoC ZCU1275 特性描述套件提供您对集成型 ADC 和 DAC 以及 Zynq UltraScale+ XCZU29DR-2FFVF1760E RFSoC 上提供的 GTY 和 GTR 收发器进行特性描述和评估时所需的一切。

MPSoC是Xilinx基于16nm工艺推出的异构计算平台，由于灵活、稳定，在业界得到了广泛的使用。异构计算是一个比较新的领域，需要协调硬件设计、逻辑设计、软件设计，对工程师的要求很高。实际设计过程中，很多工程师对实现PS/PL之间的数据交互感到头疼。本文将介绍主要的PS/PL之间的数据交互办法。

安全套接字层 (SSL) 或传输层安全 (TLS) 在 Xilinx® Alveo™ 卡上提供完整的 TCP 卸载引擎 (ToE)， 是提高系统级性能的理想选择，因为它提供 TCP 和加密工作的完全卸载。

PYNQ作为一套开源框架，其一大优势是软件框架的兼容性，正如PPT中介绍的，基于PYNQ框架，我们不仅可以接入常用的Numpy, Pandas等，也可以接入机器人操作系统ROS。

glitch：毛刺，glitch-free clock switching circuit：无毛刺时钟切换电路，今天讨论的主题就是如何实现时钟的无毛刺切换，本文将从有毛刺的时钟切换电路、无毛刺的源同步时钟切换电路、无毛刺的异步时钟切换电路三方面展开

您是否想创建自己带有 AXI4-Lite 接口的 IP 却感觉无从着手？本文将为您讲解有关如何在 Vitis HLS 中使用 C 语言代码创建 AXI4-Lite 接口的基础知识。

Xilinx Alveo 卡为金融证券和期货交易系统定制的快速风险控制解决方案。

本文提供了使用lwIP库为基于Zynq® UltraScale+™器件的嵌入式系统增加网络功能的设计。

随着基于云的网络的增加，大量数据流入和流出企业网络，企业网络中的流量也呈指数增长。下一代防火墙安全设备需要具有高处理能力的高级安全方案和威胁防御措施，以及恶意软件检测功能。