CLLM 4.0 是在 Xilinx Alveo 板上运行的硬件加速低延迟消息传递解决方案。

国微思尔芯正式推出面向超大规模 SoC 原型市场的 ProdigyTM S7-19P 原型验证系统。 S7-19P 提供单、双、四核 Xilinx UltraScale+ VU19P FPGA 配置，搭配同时发布的 Player Pro 编译软件可以轻松满足如 5G、数据中心、AI/ML 和自动驾驶等大规模 SoC 设计中不断增加的复杂性和性能等验证需求

依元素科技将基于边缘端MPSOC器件（以ZCU104开发板为例），通过为期半天的在线讲座，结合动手实验操作，引领开发者快速搭建基于Vitis AI的DPU开发环境，并通过图像和视频的实际应用开发实例，了解DPU开发的整个流程及其功能特性。

本文介绍如何将低功率域 (LPD) 作为一个通道和 PL 中的一个三模冗余 MicroBlaze 来创建和实现单片通用 2 通道系统。

无论是设计测试和测量设备还是汽车激光雷达模拟前端（AFE），使用现代高速数据转换器的硬件设计人员都面临高频输入、输出、时钟速率和数字接口的严峻挑战。问题可能包括与您的现场可编程门阵列（FPGA）相连、确信您的首个设计通道将起作用或确定在构建系统之前如何对系统进行最佳建模。

Zynq UltraScale + RFSoC Gen 3 器件是业界唯一的第三代单芯片自适应射频平台，该平台全面支持 6GHz 以下直接 RF。 该视频展示了 Zynq UltraScale + RFSoC ZU49DR 16x16 器件以 6 GHz 传输 256 个 QAM 信号的卓越信号质量和性能。

本设计咨询涵盖了如下实现问题：时钟在驱动 UltraScale 或 UltraScale+ 架构的物理层块 (PHY) 时可能执行错误的反相操作。使用 Vivado 2020.1 或 Vivado 2020.1.1 时，PHY BITSLICE site 中包含的可选反相器 IPHY_OCLK_OPTINV 基于 INVERT 属性可能执行错误的反相操作。

在单个器件中集成安全/非安全功能成为可能。Xilinx提供当今一流的工具和技术，使IEC/ISO安全认证成为可能。

本设计咨询涵盖了如下实现问题：时钟在驱动 UltraScale 或 UltraScale+ 架构的物理层块 (PHY) 时可能执行错误的反相操作。

使用 Vivado 2020.1 或 Vivado 2020.1.1 时，PHY BITSLICE site 中包含的可选反相器 IPHY_OCLK_OPTINV 基于 INVERT 属性可能执行错误的反相操作。

ZDMA应用例子xzdma_simple_example.c 缺省只运行一次。在XZDma_SimpleExample()里的XZDma_SelfTest( )之后，把运行部分放进一个循环体，可以多次运行。测试工具是Xilinx SDK 2018.2.

最近群里有很多人遇到上述的情况，一直觉得不可思议，以前没有遇到这种情况，如果是很常见的情况，那官网一定有人反馈，如果是极特别的情况，那么也就只能按照BUG处理了。很幸运，官网有很多人反馈类似的问题，先把问题和解决方式放出来：

文本是人类最具智慧、最有影响力的创造之一。文本中所蕴含的丰富、精确的高级语义可以帮助我们理解周遭世界，并用于构建可部署在真实环境中的自主运行解决方案。因此，自然环境下的自动文本读取，也称为场景文本检测/识别或 Photo OCR，已成为计算机视觉领域中关注度和重要性日益提高的研究课题。

基于 VPO 的智能医院解决方案不仅可以提高患者护理的品质和整体体验，还可以减轻医护人员的日常工作负担，提升工作效率。随着技术创新与人工智能掀起医疗行业变革，未来医疗正拉开序幕。

2020 年工程成就计划领导力（LEAP）奖于日前公布。赛灵思 Versal AI Core 系列荣膺嵌入式计算类金奖。LEAP 奖得主由 14 位知名的 OEM 设计工程师和学界专业人士组成的独立评审团选出，评审团成员则由 WTWH Media 的编辑团队选定。评审团先从报名项目中粗筛出入围终选的项目，然后经过仔细严格的最终评审，确定每个类别的奖项得主。

近日，赛灵思公司再度取得一项里程碑式成就——Spartan 系列器件销量突破 10 亿！这是赛灵思其他产品组合都尚未企及的重要里程碑。作为赛灵思成本优化型产品系列中的旗舰款，Spartan 系列器件始终备受业界青睐，每一代产品都能为工业、消费和汽车应用带来全新的前沿功能，包括任意连接、传感器融合以及嵌入式视觉。

XAPP1305 提供一个带 PCS/PMA 内核的 SGMII 示例，称之为“PS EMIO SGMII”。它不使用 FPGA 外部的 PHY 设备。对于我的使用案例，我想使用具有 SGMII 接口的外部 PHY 来连接。Linux 只能通过在设备树中设置 phy-handle 的 MDIO 管理一个 PHY。这个系统中有两个 PHY。怎么管理这两个 PHY？

本指南描述了在 Vivado® Design Suite 中创建、打包和重用自定义 IP 的过程。详细介绍了如何使用创建和包装 IP 向导来包装自定义 IP，包括 IP 集成器中开发的 IP 和高级 IP 包装选项。

本方案基于Vitis-AI、ZCU104验证平台和AWS-IoT GreenGrass，其中Vitis-AI用于COVID-19深度学习模型的转换、量化和编译，将模型转换为DPU可运行的.elf文件；ZCU104验证平台完成基于X-Ray图像的COVID-19 CNN在线检测或用作AWS-IoT GreenGrass的边缘计算设备，完成COVID-19的边缘实时检测。

FPGA (Field Programmable Gate Aray,现场可编程门阵列)是一种可通过重新编程来实现用户所需逻辑电路的半导体器件。为了便于大家理解FPGA的设计和结构，我们先来简要介绍一些逻辑电路的基础知识。

有时我们需要在设计网表的基础上微调一下逻辑，这样可以无需修改代码，也无需重新做综合，在设计调试中可以节省时间同时维持其他逻辑无任何改动。这里带大家一起体验一下Vivado 的ECO流程，以vivado自带的Example Design为例, 直接用TCL命令修改网表，在正常的寄存器路径之间加一级LUT。