ZYNQ UltraScale+ MPSoC支持支持USB3.0,其功能通过PS侧GTR接口实现。实际设计中,有时希望仅支持USB2.0即可。这里,概要描述仅需要USB2.0场景下的软硬件设计及调试过程。我们在实际设计中,采用了与ZCU102相同的USB PHY芯片(Microchip/USB3320)
Zynq UltraScale+ 的隔离设计流程主要介绍如何使用支持 Xilinx Vivado 设计套件的 Xilinx IDF 实现安全关键型设计。
通过嵌入式软核或者硬核通过AXI_Lite接口(Master)控制FPGA端引脚的GPIO。按照AXI互联机制我们知道,我们的自定义IP是通过AXI_Interconnect连接到Master端,整体的框图也比较简单,为了验证方便我们只按照红色线路径进行测试。
当我们调用RAMO的IP时,无论是单端口还是双端口模式,都会有个选项,可能很多人都没注意过这个选项,记得毕业季去华为面试的时候,还问过我这个问题,当时也是没答上来。后来也发现很多面试官都喜欢问这个问题,今天我们就来讲一下。
GCC编译代码时,缺省是在目录/usr/include查找头文件,在目录/usr/lib查找库文件。如果是交叉编译,就不能在主机的目录下查找头文件和库文件,因为它们包含的是主机的应用程序的文件。我们需要指定目标单板的头文件和库文件。对于这种需求,GCC使用选项sysroot来实现
从 Vivado 2018.3 开始,Vivado 隔离验证器 (VIV) 将与 Vivado 版本集成,支持 UltraScale+ 器件(包括 Zynq UltraScale+)。本文档主要介绍如何在 FPGA/PL 设计中使用新的 Vivado 隔离验证器 (VIV) 来验证隔离。
Integrated Block for PCIe® 核是高可靠性、高带宽、高可扩展性的串行互连构建块,适合与 UltraScale+™ 器件配合使用。该核可对 UltraScale+ 器件中提供的集成块进行例化。
今天想和大家一起聊聊FPGA的IO。先说说我当年入门的经历吧。国内的大学有FPGA开发条件的实验室并不太多,当年大学的那帮同学有的做ARM,有的做linux,很少有人做FPGA,当时学FPGA仅仅是由于非常渴望的好奇心。所以,在淘宝买了一块开发板,就开始了自己的FPGA之路。
您听说过 FINN 吗?没有?这个答案并不令人惊讶,因为这是一个用于探索基于 FPGA 的深层神经网络推断的实验框架的全新再实现,而且它现在仍是赛灵思研究实验室 的测试版。然而, 虽然还是测试版,它已经发布了 v0.4b(测试版),并且自从在 GitHub 上开源以来,受到了广泛关注。
不久前举行的 BIG 5G 虚拟线上活动中,赛灵思与 Movandi 展示了双方在 Open-RAN(远端射频单元,即 RU)领域的合作。此举将继续推动开放式 5G 架构的发展与创新,最重要的是将加快其部署进程。
赛灵思可编程器件含有数百万个逻辑单元 (LC),并且集成的现代复杂电子系统也与日俱增。本高效设计方法指南提供了一整套最佳做法,旨在于较短的设计周期内完成此类复杂系统的创建。
在数字相机往智能相机演进的过程中,芯片的算力需求也在快速地增长,成像从人看得舒服演进到机器看得清和看得懂,对视觉处理平台提出了更高的要求。因此我们特邀请到赛灵思系统架构师翁羽翔和深圳欧克曼技术(OCAM)的 CEO 吴志鹏先生一起与大家阐述基于赛灵思 MPSoC 的智能相机及边缘计算平台,以及欧克曼图像处理平台及相应解决方案。
有工程师反馈R5引导A53和R5的应用程序后,A53和R5的应用程序没有正确执行。因此做了一个MPSoC R5引导4个A53和两个R5的应用程序的例子。
这是《创建 Vitis 加速平台》系列的第 2 篇博文。在前文中,我们讲解了如何创建硬件以及如何通过 XSA 将元数据 (metadata) 传递给 Vitis™。在本文中,我们将讲解如何使用此 XSA 以及如何创建在目标平台上实现设计加速所需的软件镜像。
金仕达与全球领先的下一代自适应计算企业赛灵思达成深度合作意向。双方将基于金仕达 FPGA 极速行情系统,围绕交易、策略、风控量化或高频交易等场景全面打造基于 FPGA 的金融方案体系,加速 FPGA 在金融行业的全方位应用,助力金融行业高质量发展。
上周五,一个爆炸性消息传遍业界:AMD将以300亿美元价格收购FPGA龙头老大Xilinx!媒体们争相转载这个消息收割眼球。赛灵思的股票也应声涨起来,从100美元左右冲到120美元,市值向300亿美元看起。

