本文提供一个示例，演示如何在UltraScale™和UltraScale +™FPGA中对BBRAM和eFUSE进行内部编程。

在本次网络研讨会上，您将了解 Vitis 环境，以及该环境如何在 Xilinx 平台上实现嵌入式软件和加速应用开发。

Xilinx 自适应计算挑战赛报名持续进行中，借用硬件板卡的流程到8.14日就要结束了~为了让大家更好地学习并掌握Vitis/Vitis A统一软件平台，Xilinx Vitis深入教程首次发布！

对于 AI 推断，在提供与浮点媲美的精度的同时，int8 的性能优于浮点。然而在资源有限的前提下，int8 不能满足性能要求，int4 优化是解决之道。通过 int4 优化，与现有的 int8 解决方案相比，赛灵思在实际硬件上可实现高达 77% 的性能提升。

近日，佰才邦（Baicells）联合赛灵思（Xilinx）、QCT、Keysight等合作伙伴，在O-RAN联盟网站上推出并展示了两款基于O-RAN架构的5G SA 端到端（ E2E ）室内解决方案。此两款基于赛灵思高性能自适应处理器平台方案的面世，将加速通信网络架构开放化和智能化的进程。

在前面的章节中，我们用了很多Tcl的指令，但有些指令并没有把所有的参数多列出来解释，这一节，我们就把约束中的Tcl指令详细讲一下。

本次网络研讨会将深入探讨 Vitis AI 的关键组件，并向您展示如何在 Xilinx 硬件平台上实现灵活应变且高效的 AI 推断。

本章将着重讲述PCIe的MSI和MSI-X中断机制，在FPGA应用中主要通过XDMA中断与上位机进行通信。

文档Using Cryptography in Zynq UltraScale MPSoC提供了在Linux用户态使用MPSoC AES 加速器的例子。如果要使用Device key或者PUF key，需要使用Xilinx Linux 2020.1。Xilinx Linux 2020.1增加了选择密钥类型的功能。

该演示使用全新 ZCU208 评估板进行最新一代的 RFSoC 评估。

 FPGA工程师们应该都会吐槽Verilog的语法，相当的不友好，尤其是对于有很多接口的模块，像AXI4/AXI-Lite这种常用的总线接口，动不动就好几十根线，写起来是相当费劲。当然现在Xilinx推荐使用纯bd文件的方式来设计FPGA，这样HDL代码就会少了很多

本项目主要设计了一个手写体数学公式的计算器，其主要功能包括：首先从USB摄像头或者SD卡上存储的图片数据获取图像的输入，随后在Arm核上将其转变为单通道灰度图像，然后根据像素阈值确定图像内可能存在数字或者数学符号的区域，并将该区域的像素点提取出来

相比于训练后量化方法，将量化过程插入到训练中可以弥补量化产生的误差，但是带来的问题可能是增加了训练的时间。在tansformer的量化实现中，我们采用了训练中量化的方法，在网络前向传输中，对权重等参数进行线性量化。

通过本次网络研讨会，了解如何使用 Vitis AI 部署和运行您针对 Xilinx 嵌入式 SoC 和 Alveo 加速平台预先训练好的 DNN 模型。然后开始使用 Vitis AI 在板上运行示例。

本文描述如何从 Vivado® 高层次综合移植到 Vitis™ 高层次综合。

本篇博文主要讲解了动态更改 UltraScale/UltraScale+ GTH/GTY 收发器线速率设置的方法。

本次由信息技术新工科联盟主办，Xilinx、东南大学，西南交大联合承办的暑期学校已经在8月3日落下帷幕。从7月20日到8月3日这十五天间，超过1200名学员在全世界各地通过互联网参与了这一次暑期学校，累计了100小时的实践，超过10位讲师的精彩分享。

智能网联是汽车行业发展最重要的趋势之一，包括自动驾驶和车联网两个主流方向。各国政府包括中国政府在内，都在积极地制定智能网联技术路线并不断完善本国的智能网联标准体系。不可否认，智能网联技术及其标准体系都将对汽车座舱发展产生深远的影响。

在FPGA程序设计的很多情形都会使用到AXI接口总线，以PCIe的XDMA应用为例，XDMA有两个AXI接口，分别是AXI4 Master类型接口和AXI-Lite Master类型接口，可通过M_AXI接口对数据进行读取操作，此时设计一个基于AXI-Slave接口的IP进行数据传输操作就非常的方便

MPSoC 为PL提供了96个GPIO，通过EMIO管脚链接到PL。普通PL设计，一般只会用到几个GPIO管脚。可以使用Vivado IPI中的Slice IP， 从其中分出指定数量的管脚。