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Xilinx 乘风,Vitis AI 破浪,好事成双

随着 AI 模型所需算力发生数量级增长, AI 推断对于硬件的需求大大增加。而摩尔定律的日渐式微,让架构创新成为希望之星。只有特定领域架构(DSA)才能确保硬件可以跟上不断增长的 AI 推断需求——DSA代表着未来计算,即为“每种类型的工作负载”定制自适应硬件,以实现最高的运行效率

Xilinx 和 Aupera - 实时视频分析解决方案

Aupera Aup2600 系列提供了面向视频处理的模块化和分布式计算架构,打破了基于 x86 处理器的传统解决方案的瓶颈。

ADC数据接入到AXI-Steam Interface

如果说要在AXI、AXI-Lite、AXI-Stream中选一种最喜欢的类型,我选择Stream总线,因为这是最简单的类型,而且使用起来非常方便,五个通道就剩数据传输,就像网络通信中的TCP与UDP,UDP用起来更简洁。

Vivado中ZYNQ详解(主要用于PS和PL之间的工作衔接)

AXI(Advanced extensible Interface)协议主要描述了Master设备和Slave设备之间的数据传输方式,Master设备和Slave设备之间通过握手信号建立连接。当Slave设备的数据准备好时,会发出和维持VALID信号,表示数据有效;当Master设备准备好接收数据时,会发出READY信号。数据只有在这两个信号都有效时才开始传输。

决胜HLS,算法先行-简述算法的重要性

高层次综合(High-level Synthesis)简称 HLS,指的是使用C、C++、System C 等高层次语言描述电路设计的逻辑结构,以及编写对应的测试激励,借助高层次综合工具,配合高阶约束文件及优化指令自动转换成低抽象级语言(VHDL/Verilog)描述的电路模型的过程。

【Vivado公开课】7月30日 进阶篇: 如何在Vivado下使用Tcl

本次系列研讨会将由赛灵思战略应用高级工程师 Lauren Gao(高亚军)带领大家从基础到进阶,一站式领略 Vivado 这款神奇的开发工具。

如何用百度大脑FZ3深度学习卡+Paddle模型创建你的应用?

米尔科技的FZ3是与百度紧密合作推出的一款基于Xilinx Zynq Ultrascale CZU3EG芯片打造的深度学习计算卡,芯片内部集成了4核ARM A53处理器+GPU+FPGA的架构,具有多核心处理能力、FPGA可编程能能力以及视频流硬件解码能力等特点。

PCIe系列第七讲、PCIe的物理层

本章将着重讲述PCIe物理层组成与操作,物理层位于数据链路层之下,可产生PLP包(Physical Layer Packet)进行管理。

BittWare发布基于赛灵思Kintex UltraScale+ FPGA 的M.2 加速器模块

250-M2D 采用了完全可编程的赛灵思® Kintex® UltraScale+™ FPGA,直接耦合到本地 DDR4 内存的两个存储器组上。可以完全由客户进行完全自主编程,或者采用Eideticom 的应用 IP,作为可立即运行的预编程解决方案来交付,后者是快速发展的计算存储市场上广受认可的领导者

FPGA 开发框架 (nxFramework)解决方案

Enyx 开发框架 (nxFramework) 是一个软硬件开发环境,旨在为金融行业高效构建和维护超低时延的 FPGA 应用。nxFramework 建立在 10 年的研发基础之上,是所有 Enyx 现成解决方案的基础,可为客户提供管理一系列大量应用的工具链。

【分享】MicroBlaze大内部存储器(AXI BRAM)设计

MicroBlaze可以使用AXI BRAM存放数据和指令。有些客户软件很大,需要把AXI BRAM的空间做到最大。AXI BRAM底层是Block RAM或者Ultra RAM。器件的Block RAM或者Ultra RAM个数,决定了AXI BRAM的大小。在ZCU106单板上,有312个Block RAM,有96个Ultra RAM。客户需要1MB存储空间。

2020 DAC-SDC亚军作品开源与技术访谈

来自上海科技大学的SkrSkr队脱颖而出获得亚军。作品以2019年DAC-SDC的双料冠军iSmart3的开源方案为基础,进行了量化算法、加速器以及系统三个层级的优化,实现了速度x2.4,精度+1.5%,能效x1.4

AXI总线的4K地址对齐问题

在ZYNQ的地址分配中,可以将每一个Slave接口定义为一个存储器映射,其由一个或多个地址块(目前只遇到过一个地址块),存储区和子空间映射元素组成,可以通过从属接口访问存储器映射

开发者分享 | 使用 Report QoR Assessment 命令

Report QoR Assessment (RQA) 用于详述您的设计 QoR 目标实现的可能性。如果此命令返回的结果与您的期望不符,那么本篇博文包含了有关您可采取的后续行动的附加信息。本篇博文不仅适合首次使用这些命令的新用户,对于有经验的用户应该同样很实用。

打破常规,深度结合FPGA架构优势|2020DAC- SDC冠军作品开源与技术分享

从2018年设立DAC-SDC开始,每年都会吸引全球百支知名研究团队参与角逐,与计算机视觉类的国际知名目标检测比赛不同,DAC-SDC对高精度、高效率的追求不仅仅停留在算法层面,其更注重考察基于软硬件协同的系统构建能力,即参赛设计不仅要提高复杂场景中小物体精准检测的能力,还需要考虑整个硬件系统在图像处理速度和功耗方面的要求

常见问题又双叒速问速答-赛灵思自适应计算挑战赛

赛灵思与全球发展速度最快的硬件学习、编程与构建开发者社区Hackster.io携手推出的首届赛灵思自适应计算挑战赛一上线就收到了广大开发者和初创企业的踊跃报名。在报名过程中,也遇到了不少开发者和初创企业发来的疑问,Xilinx技术社区今天给各位带来一一解答

Vivado ROM仿真教程

本例程主要使用Vivado 调用ROM IP核,用含有正弦曲线的.coe文件初始化ROM,最终通过仿真实现波形的显示。

可扩展激光雷达面世,那个谁,你的自动驾驶还坚持不用激光雷达吗?

近日,赛灵思公司与美国 Quester 公司联手推出一款可扩展数字化多光束快闪激光雷达。一石激起千层浪,包括机器人和自动驾驶出租车在内的 15 个不同市场均将从此收益,交通行业也将因此迈上发展新台阶。

你盛装美颜对着摄像头,我却只能看 PPT

在这个全民直播的时代, 视频直播远没有看上去那么美好,直播卡顿、画面模糊失真等等问题,简直防不胜防。而对于视频直播服务提供商来说,带宽、流量、视频转码等多方面的影响,使得他们也同样面临前所未有的挑战。

速来,Xilinx Vitis AI 1.2 开放下载了!

Vitis™ AI 开发环境是 Xilinx 的开发平台,适用于在 Xilinx 硬件平台(包括边缘器件和 Alveo 卡)上进行人工智能推断。它由优化的 IP、工具、库、模型和示例设计组成。Vitis AI 以高效易用为设计理念,可在 Xilinx FPGA 和 ACAP 上充分发挥人工智能加速的潜力