使用本地计算推动数字化工厂的发展：Alveo 实现的加速
在本次网络研讨会上，您将了解 Xilinx 的 Alveo PCIe 加速卡如何在安全的本地设置下，支持数据收集、聚合、处理、建模以及人工智能指导的决策制定。您将通过卸载、加速以及直接从网络收集工厂数据，了解为什么投资 Alveo 会为您带来一种可在整个工厂车间和云端产生系统级优势的精确途径
Hold Time违例，该如何解决
首先，我们要知道的是，Hold Time违例，是因为时钟绕的太远，到达时间太晚。而且综合之后给出的时序报告都是估计值，因此综合之后可以不考虑Hold Time，只考虑Setup Time；即便此时Hold Time违例，我们也不需要去理会
【tcl学习】vivado write_edif
EDF文件可以直接导入Vivado，而无需Verilog源文件。
好处：
（1） 避免沙雕队友修改源代码，则可以直接提交EDF网表文件。
（2） 避免用户剽窃劳动成果,保护自己的知识产权。
（3） 对于无需更改的设计复用，直接用EDF网表会贼方便。
MAU 加速器解决方案
MAU 加速器可实现确定性的低尾时延和高吞吐量，无需在二者之间做权衡。这不仅有助于在给定的时延内使用更高质量的模型，而且还可显著节省基础架构成本并大幅降低能耗。 MAU 加速器运行在 Alveo U250 上，支持基于 ONNX 的行业标准开发流程
适用于 Xilinx Zynq UltraScale+ MPSoC 应用的电源参考设计
此参考设计是一款可配置电源解决方案，用于在各种用例中对整个 Xilinx® Zynq® UltraScale+ (ZU+) 系列MPSoC 器件进行处理。TPS65086x PMIC 拥有各种版本，因而此设计能够为从具有双核 Arm® Cortex®-A53应用处理器和双核 Arm Cortex-R5 实时处理器的基本ZU2CG 器件到更高端的 ZU7EV、ZU19EG 和ZU21DR 器件供电
100小时从零开始：AI口罩佩戴检测系统
本文设计了基于深度学习的人脸口罩佩戴识别系统。该方法在利用自主设计的图像识别网络以及Xilinx最新的vitis-ai技术快速开发出符合要求的系统。利用近1万个公开数据，并采用数据增强等方法，在训练后得到95%的识别准确率
100小时从零开始：用FPGA造一个游戏机
本次暑期学校，有许多优秀作品都与游戏有关。接下来，就让我们一起来看看这些有趣的“小游戏”吧！所有项目均已开源，github链接已经附上。只要根据要求设置环境，你也可以尝试这些游戏！感兴趣的读者们一定要试试哟！
Xilinx Fellow带你揭秘ACAP架构，就在体系结构年会主论坛
CCF ACA 2020大会8月14日上午主论坛中，Xilinx Fellow，Kees Vissers将为大家带来赛灵思ACAP架构分享。 ACAP 是赛灵思推出的高度集成的多核异构计算平台，能根据各种应用与工作负载的需求从硬件层对其进行灵活修改。
通过使用基于PDN共振峰的最坏情况数据模式来分析电源完整性对 FPGA DDR4 存储器接口中的信号完整性的影响
在基于供电网络 (PDN) 的共振峰创建的布局前、布局后和系统验证数据模式中分析电源完整性对 FPGA DDR4存储器接口中的信号完整性的影响。使用 FPGA 配置的矢量网络分析仪 (VNA) 测量 PDN 阻抗曲线。创建多个测试数据模式，以便将电源的电流频谱分量与 PDN 共振峰叠加在一起，并演练传输线多次反射累积效应
开发者分享 | 如何调试10G/25G以太网IP自协商/Link Training
此调试过程亦适用于10G, 25G, 40G, 50G, 100G以太网IP核，每个IP可能会有些细节上的不同，但整个自协商和LinkTraining过程是类似的，可以作为参考。如果是40G/50G, 100G以太网，选的是多通道的IP，务必保证两端的通道0是正确对接上的，因为在做自协商的时候，以太网只使用通道0，其它通道需在自协商完成后再加入工作。
【tcl学习】vivado write_project_tcl
每次创建vivado工程时都会生成大量的文件，这样一方面导致占用的磁盘空间很大，另一方面也不利于vivado工程的copy和github上传等操作。这里教大家一个简单又实用的方法，将工程保存成xxx.tcl，只保留ip ，verilog/vhdl和xdc等必要文件即可。
FPGA工程师面试“刚需”
FPAG在摄像头和激光雷达领域应用广泛。所以FPGA的前景是十分可观的。本文可以帮助大家大概了解FPGA工程师的面试时的热门问题，让大家在面试的时候能提前有所准备，找到理想的工作。
一波免费板卡和开小灶级技术指导来袭！
Xilinx 自适应计算挑战赛报名持续进行中，借用硬件板卡的流程到8.14日就要结束了~为了让大家更好地学习并掌握Vitis/Vitis A统一软件平台，Xilinx Vitis深入教程首次发布！
卷积神经网络能用 INT4 为啥要用 INT8 ？- 最新白皮书下载
对于 AI 推断，在提供与浮点媲美的精度的同时，int8 的性能优于浮点。然而在资源有限的前提下，int8 不能满足性能要求，int4 优化是解决之道。通过 int4 优化，与现有的 int8 解决方案相比，赛灵思在实际硬件上可实现高达 77% 的性能提升。
佰才邦联合 Xilinx 推出基于 O-RAN 架构的5G 室内基站解决方案
近日，佰才邦（Baicells）联合赛灵思（Xilinx）、QCT、Keysight等合作伙伴，在O-RAN联盟网站上推出并展示了两款基于O-RAN架构的5G SA 端到端（ E2E ）室内解决方案。此两款基于赛灵思高性能自适应处理器平台方案的面世，将加速通信网络架构开放化和智能化的进程。
