<strong>定义I/O Ports信息</strong>
每个完整的FPGA设计必然包含I/O Ports定义与配置环节。I/O Ports包含了FPGA内部信号、管脚、PCB之间的连接关系。常用的设计方法有两种：
1. RTL工程：完成了RTL设计后，打开一个设计（如综合后设计）并换到I/O Planning View Layout，Vivado会自动从设计中读取I/O端口导入到I/O Ports窗口中，进行后续设置。
2. I/O Planning工程：可以在设计之前预先创建此工程，只定义I/O端口。此工程还可以读取包含I/O定义的CSV或XDC文件，将I/O信息导入到I/O Ports窗口。此类工程的意义是在设计前就确定好管脚约束信息，保证硬件设计与RTL设计工作同步展开。
2018 “全球电子成就奖”投票及抽奖活动 （2018 World Electronics Achievements Awards）现已正式上线。
<font color="#FF8000">作者：Joe DeLaere，赛灵思 Zynq UltraScale+ RFSoC 套件产品市场经理</font>
赛灵思推出了新款 Zynq UltraScale+ RFSoC ZCU111 评估套件，用于支持 RF 级模拟设计评估，便于广大用户亲身尝试这款颠覆性技术。该套件属于同类首创，采用 Zynq UltraScale+ RFSoC ，整合了多 Gb ADC 和 DAC 采样功能以及 FPGA 逻辑。
<font color="#FF8000">作者：圆宵，来源：FPGA那点事儿</font>
串口是很常用的通信端口，其速率比较慢，控制也比较简单，一般来说，使用时不会出现太大的问题。但笔者前一阵调试一块zynq的板子，用CPU通过串口和板卡上的一款芯片进行通信时，却也碰到了不大不小的麻烦。现在把解决问题的过程分享出来，虽然犯的都是很low的错误，但是也希望能对读者有一些借鉴。
ADI Guneet Chadha演示如何使用电源系统管理使FPGA内核或I/O（例如：高速收发器）的电源输出电压(1V)保持在很小的容差范围内(0.25%)还显示了“如何确定电源裕量”
<iframe height=498 width=510 src='http://player.youku.com/embed/XMzc4Mzg2OTUzMg==' frameborder=0 'allowfullscreen'></iframe>
<font color="#FF8000">作者：Keith Szolusha 和 Kyle Lawrence</font>
机器视觉系统使用非常短的强光闪烁来产生用于各种数据处理应用的高速图像。例如，快速移动的传送带通过机器视觉系统进行快速标签和缺陷检测。红外和激光LED闪光灯常用于近程和运动检测机器视觉。安全系统发出高速、难以察觉的LED闪光灯来检测运动，捕获和存储安全影像。
<font color="#FF8000">作者：李云增，来源：商业伙伴</font>
近年来，我国云计算市场发展规模和增速如何？未来将保持多大增速及何种发展趋势？在云计算市场发展过程中，又呈现出了哪些热点？
近日，中国信息通信研究院发布的2018云计算发展白皮书，对上述问题给出了答案。
<strong>我国云计算市场规模及发展趋势</strong>
<font color="#FF8000">作者：OpenS_Lee</font>
<strong>1 概述</strong>
Vivado HLS 是 Xilinx 提供的一个工具，是 Vivado Design Suite 的一部分，能把基于 C 的设计 （C、C++ 或 SystemC）转换成在 Xilinx 全可编程芯片上实现用的 RTL 设计文件 （VHDL/Verilog 或 SystemC）。
欧洲不仅是世界汽车工业重镇，也是最大的 ADAS 市场。广义来说，所有协助驾驶员进行驾驶，保证驾驶安全、驾驶舒适以及交通顺畅的智能系统都被欧盟视为 ADAS。
从 2013 年开始，欧盟要求新车必须装配电子稳定控制（ESC）与防锁死刹车系统（ABS）；从 2014 年开始，欧盟将 ADAS 中的部分功能纳入其安全评级系统，可以说，欧洲是目前世界上对 ADAS 最友好的地区之一。
MINIEYE 翻译了一份来自德国工程师协会的研究报告。这篇报告的节选详述了ADAS 在欧洲的发展现状与未来的发展趋势。
<strong>ADAS能减少多少车祸伤亡？</strong>
欧盟国家每年因车祸严重受伤的人数达到 25 万，其中 90% 的车祸都是因为驾驶员的操作失误。
对于FPGA编程时的v文件中的寄存器，在SDK编程时需要一些读写操作，以实现PS与PL部分的信息交换。下面用一具体例子记录所需要的步骤 。如若有误请指正。
<strong>DCI与内部参考电压</strong>
Xilinx FPGA提供了DCI（Digitally Controlled Impedance）技术，包括两个功能：（1）.控制驱动器的输出阻抗；（2）.为驱动器或发送器添加一个并行端接，在传输线上得到精确的特征阻抗匹配，以提高信号完整性。DCI会主动调整I/O bank内的阻抗，以调整放在VRN和VRP管脚之间的外部精准参考电阻，这样可以补偿由于工艺变化、温度变化和电源电压抖动引起的I/O阻抗变化。每个I/O bank内都有两个复用引脚来控制该bank内所有I/O的阻抗或并行端接值。
SKT 的自动语音识别 (ASR) 系统采用赛灵思® Kintex® UltraScale™ FPGA为其声控助手 NUGU 加速。与使用 GPU 相比，SKT 的自动语音识别应用性能提高了 5 倍，单位功耗性能也提高了 16 倍。
FPGA中有符号数和无符号数的加法运算
首先定义一个B比特的二进制数：<img src="http://xilinx.eetrend.com/files-eetrend-xilinx/article/201808/13293-388…; alt="">
verilog HDL表示正数就按一般的规则即可，这里主要讲如何表示负数？
无符号数
zynq AXI是很重要的内容，本篇仅是简单的介绍。大量参考了其他书籍。
AXI （Advanced eXtensible Interface） 本是由ARM公司提出的一种总线协议， Xilinx从 6 系列的 FPGA 开始对 AXI 总线提供支持，目前使用 AXI4 版本。
1.AXI总线
ZYNQ有三种AXI总线：
（1）AXI4：（For high-performance memory-mapped requirements.）主要面向高性能地址映射通信的需求，是面向地址映射的接口，允许最大256轮的数据突发传输；
<font color="#FF8000">作者：葛兴</font>
cortex-M0是ARM公司的一款开源内核，以低功耗著称，本文提纲挈领的讲述了用FPGA实现SOPC的流程。
1、开源核心
DDR3：使用流程
一. 配置过程
1>首先找到IP核
<center><img src="http://xilinx.eetrend.com/files-eetrend-xilinx/article/201808/13290-388…; alt=""></center>
1.添加debug核的合理方法是在源代码中添加(*mark_debug="true"*),综合后，打开综合结果，set debug内这些标记的信号全部在网标内，不会被优化掉。如果不在代码里加这些标记，直接在综合结果里添加net，很多感兴趣的信号会被优化掉，且残缺不全。
2.若果debug核使用的时钟是zynq ps端输出的时钟，那么烧录完bit文件后，是不会自动弹出debug界面的，需要在软件工程里，debug软件工程，让cpu跑起来，产生时钟信号，再回vivado内refresh device，即可弹出debug界面。
3.自定义IP内代码被改动后，Block Design内会提醒刷新IP路径，然后在窗口下方勾选改动的IP，点击UPDATE IP按钮，即可更新IP核。
电子驱动器在工业物联网/工业4.0 时代已经与以往时期不同了，它们被寄望于能担负更多的功能，而不仅仅只是用于控制马达。那么对于新的工业时代下，电子驱动器将能担负什么样的功能？以及如何去实现他们呢？欢迎您观看以下快速上手视频，了解赛灵思是如何使用 Python 使得电子驱动器更加智能、更具自适应性，从而满足新工业时代的需求。视频还演示了如何使用该工具包。
<font color="#FF8000">作者：Kevin Zhang</font>
在学习FPGA一段时间之后，昨天和师兄交流面试题，题目中问CLB、LUT的概念，我都是不知道这是什么？经过学习，总结如下内容：
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