跳转到主要内容
FPGA 开发圈
Toggle navigation
新闻
视频
技术文章
博客
下载中心
活动
登录
注册
如何使用配置管理接口配置PCIE的配置空间
AI 引擎机器学习内核与计算图编程指南
利用莱迪思Propel赋能基于FPGA的处理器设计
Vivado使用指南(一):如何在Vivado中添加自己喜爱的文本编辑器
一、如何在Vivado(2017.2)中添加自己喜爱的文本编辑器。 1、打开Vivado软件,选择Tools-->Settings。 2、在弹出的界面中选择Text Editor-->Custom Editor。 3、在Editor:框中输入你想要添加的文本编辑器的路径。注意:后面需添加[file name] -[line number]。
2018-12-11 |
Vivado
逻辑电平之差分互连AC耦合电容(7)
本篇主要介绍逻辑互连中的AC耦合电容。 1、AC耦合电容的作用 source和sink端DC level不同,用来隔直流; 信号传输时可能会串扰进去直流分量,所以隔直流使信号眼图更好。 2、AC耦合电容的位置及大小 一般AC耦合电容的位置和容值大小都是由信号的协议或者芯片供应商去提供,对于不同信号和不同芯片,其位置和容值大小都是不一样的。比如PCIE信号要求AC耦合电容靠近通道的发送端,...
阅读详情
2018-12-11 |
逻辑电平
【视频】:Maxeler 在 Xilinx Alveo 加速卡上展示实时风险
Maxeler 在 Xilinx Alveo 加速卡上展示实时风险
2018-12-11 |
Alveo
,
Maxeler
PYNQ上手笔记(3)——PS端+PL端点灯
上一节中分别独立实验了Zynq的PS端和PL端,并初步实验了PS端先硬件再软件的开发流程和IP核设计的设计方法。第一节中提及到:Zynq是以PS端的ARM处理器系统为核心的,PS端和PL端是通过AXI总线,并且Xilinx已经提供了各种AXI通信的IP核,接下来的实验中将会更加明确的体验到利用IP核设计的设计方法。 1.实验目标 板载的LED和RGBLED都是接在PL端的,...
阅读详情
2018-12-11 |
AXI总线
,
PYNQ
,
PYNQ-Z2
监控FPGA内部温度和电压,你造吗?
FPGA设计的时候,我们需要考虑功耗,功耗自然与温度相关,还需要考虑电源供电电压的稳定性以满足高低温的环境,有没有考虑过,怎么监控FPGA内部的温度和电压变化情况,这对项目的优化和评估用处很大
2018-12-10 |
7系列FGPA
,
FPGA设计
基于FPGA的SCL译码算法优化与设计
作者:廖海鹏,卿粼波,滕奇志,何小海,邓媛媛,来源:2018年电子技术应用第12期 摘要: 由于极化码被指出在二进制离散无记忆信道中具有实现其极限容量的理论性能,近年来极化码在通信领域的贡献日渐凸显。极化码的译码系统可采用软件或者硬件方式实现,其中使用软件方式时译码效率受限于CPU的串行处理模式,因此在具有并行工作模式的FPGA上进行极化码的译码实现对于通信系统来说具有非常大的意义。...
阅读详情
2018-12-10 |
FPGA
,
SCL译码
,
定点量化
,
极化码
ZYNQ QNX开发——Resource Manger知识点总结
文章是对官方文档Resource Manger部分的总结,写得不是很有条理,仅是自己对这部分学习认识的一个总结,希望对看到的人有所帮助。 QNX OS是微内核操作系统,其内核仅仅提供进程调度、进程通讯等服务。文件访问、设备驱动等服务都属于用户空间的任务,下图是QNX系统的架构图 除了内核外其它所有进程都属于用户空间,内核作为一个软件总线,将其它所有资源互相连接起来,...
阅读详情
2018-12-10 |
QNX-OS
,
Zynq
【视频】:Alveo U200 & U250 入门
视频简要描述了 Alveo U200 和 U250 灵活应变加速器卡,并逐步介绍了硬件和软件安装步骤,包括下载安装包以验证开发板和软件安装。
2018-12-10 |
Alveo-U200
逻辑电平之差分互连(6-2)
本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。 下面详细介绍第二部分:不同逻辑电平之间的互连。 1、LVPECL的互连 1.1、LVPECL到CML的连接 一般情况下,两种不同直流电平的信号(即输出信号的直流电平与输入需求的直流电平相差比较大),比较提倡使用AC耦合,这样输出的直流电平与输入的直流电平独立。 1.1.1、直流匹配...
阅读详情
2018-12-10 |
差分互连
,
逻辑电平
PYNQ上手笔记(2)——PL端和PS端的独立开发
作者:Mculover666 在上一篇中提到,Pynq是为了降低开发人员的门槛,但是作为一个学习嵌入式开发的学生,当然要一步一个脚印打好基础,所以选择从Zynq入手学习,等跑起来Linux系统再运用Python开发也不迟,知其然也知其所以然,开发效率更高,所以接下来的几篇都是关于Zynq的,如果想直接玩Pynq可直接跳过,毫无影响。 1.Zynq的架构...
阅读详情
2018-12-07 |
PYNQ
,
PYNQ-Z2
【视频】Algo-Logic Systems 演示超低延时 KVS
Algo-Logic 在 UltraScale + 架构上的新 Key Value Store(KVS)为内存中的对象存储提供了创纪录的延迟和吞吐量性能。
2018-12-07 |
Algo-Logic
,
Alveo
,
KVS
ZYNQ+Vivado2015.2系列(九)基于AXI总线的等精度频率计(测量数字信号频率)
上一节我们体验了一把PS和PL是怎样联合开发的,这种ARM和FPGA联合设计是ZYNQ的精华所在。这一节我们实现一个稍微复杂一点的功能——测量未知信号的频率,PS和PL通过AXI总线交互数据,实现我们希望的功能。 如何测量数字信号的频率 最简单的办法——在一段时间内计数 在我们设定的时间(Tpr) 内对被测信号的脉冲进行计数, 得Nx, Fx=Nx/Tpr。 Tpr 越大,测频精度越高。...
阅读详情
2018-12-07 |
Vivado2015.2
,
Zynq
Xilinx A7 芯片内部结构分析(2)——存储单元
上一篇中提到了SLICEL和SLICEM都可用作ROM,后者还可以作为分布式RAM(Distribute RAM,DRAM)。本篇主要总结的是块状Memory(Block Memory),实际上就是FPGA内部独立于逻辑单元的专用存储器,更像是一种硬核。 1. 基本结构 如下图所示,一个Block Memory的大小为36KB(RAMB36E1),由两个独立的18KB BRAM(Block...
阅读详情
2018-12-07 |
XC7A200T-FPGA
,
存储
嵌入式中通讯协议的设计
作者:许雪松 ,硬件十万个为什么 公司里做项目,嵌入式系统大大小小,到处都是。因为都是一个系统里的,所以都需要通讯,既然通讯就涉及到协议问题。 谈及协议,很多工程师觉得协议的设计相对简单,主要是报文的设计。大多数时候,协议的应用场景简单,没有复杂的交互。这么做的确也是没什么太大的问题。然而,就是这么简单的场景,仍有一些协议会在实际中发生意想不到的问题。归根结蒂,还是没有把握协议涉及的规律。...
阅读详情
2018-12-07 |
嵌入式
,
通讯协议
逻辑电平之差分互连(6-1)
本篇主要介绍LVDS、CML、LVPECL三种最常用的差分逻辑电平之间的互连。由于篇幅比较长,分为两部分:第一部分是同种逻辑电平之间的互连,第二部分是不同种逻辑电平之间的互连。 下面详细介绍第一部分:同种逻辑电平之间的互连。 输入 CML PECL
2018-12-06 |
逻辑电平
第一页
前一页
…
372
373
374
…
下一页
末页