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小芯片,大智慧!莱迪思新一代FPGA如何撬动AI与边缘计算的千亿蓝海?
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VCU: 一个简单的 VCU 视频编解码设计
VCU 模块在PL侧,一共有五个AXI接口,它们分别是两个 Encoder AXI,两个 Decoder AXI, 和一个 MCU AXI。两个 Encoder/Decoder 的 AXI 接口必须都连接到 MPSoC PS,即使只用一路编码,或者一路解码
2019-08-20 |
VCU
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视频编解码
【下载】Alveo U280 数据中心加速器卡数据手册 (中文版)
赛灵思 Alveo™ U280 数据中心加速器卡支持 PCI Express® Gen3 x 16 和 Gen4 x 8,配备 8 GB 高带宽存储器 (HBM2),旨在加速计算密集型应用,如机器学习、数据分析和视频处理存储器限制、计算密集型应用包括数据库分析和机器学习推断
2019-08-20 |
DS963
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Alveo-U280
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数据中心加速器卡
重温FPGA设计流程二:(IP核应用-全加器)
软件:Vivado2017.4 板卡:Ego1 型号:xc7a35tcsg324-1
2019-08-20 |
FPGA设计
Zynq下linux系统搭建
Zynq器件将arm和FPGA结合,利用了两者各自的优势,arm可以实现灵活的控制,而FPGA部分可以实现算法加速,这大大扩展了zynq的应用。比如深度学习加速,图像处理等等。PL侧表示FPGA的逻辑部分,PS侧为arm端以及一些AXI接口控制部分,二者实际上通过AXI接口实现通信和互联
2019-08-20 |
linux系统
FPGA设计干净的代码是程序员的核心技能
一个项目看上去很简单,精心设置了架构,结果越做发现冲突越多,直到整个逻辑完全混乱。本来一天可以的完成的事不知道怎么搞的一个星期还没有完成;本来只需要做一行更改,结果却涉及到N个模块;出现了一个非常小的BUG打了一个补丁
2019-08-20 |
FPGA设计
小小Alveo U50 加速器卡大放异彩
对赛灵思而言,上星期是激动人心的一个星期。业界首款半高半长、可支持 PCIe Gen 4 的自适应加速器卡Alveo U50 正式发布。长约7英寸,宽约2英寸,Alveo U50是小型封装的一大突破。该卡集成 HBM2 高带宽存储器、100Gbps 网络连接和赛灵思 UltraScale+ FPGA 架构
2019-08-19 |
Alveo-U50
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Alveo
聚是一团火,散是满天星 | 2019Xilinx暑期学校全记录
2019Xilinx暑期学校全记录
2019-08-19 |
2019 SEU-XILINX暑期学校
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Xilinx
从模型到部署,我是如何利用FPGA给广告推荐算法做硬件加速的? -- CTR预估模型之Wide and deep
在这篇文章里你可以了解到广告推荐算法Wide and deep模型的相关知识和搭建方法,还能了解到模型优化和评估的方式。我还为你准备了将模型部署到FPGA上做硬件加速的方法,希望对你有帮助
2019-08-19 |
FPGA
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硬件加速
硬件接口协议之“数传接口之LVDS”
本文介绍两种LVDS数传接口:GMSL和FPD Link,这两种接口在汽车视频传输方面的应用是比较广泛的,尤其是Camera和处理器之间的链路,通过STP或者同轴电缆能使整个链路达到15m。 1、FPD Link
2019-08-19 |
硬件接口
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LVDS
【下载】H.264 / H.265视频编解码器单元产品指南
面向 Zynq UltraScale+ MPSoC 器件的 Xilinx® LogiCORE™ IP H.264/H.265 视频编解码器单元 (VCU) 内核能够以 60Hz 的像素对分辨率高达 4k 的视频进行同步压缩和解压缩。分辨率高出 4K 时,支持较低的帧速率。
2019-08-16 |
PG252
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视频编解码器
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H.265
用LUT来搭建乘法器
卷积占据了CNN网络中绝大部分运算,进行乘法运算通常都是使用FPGA中的DSP,这样算力就受到了器件中DSP资源的限制。比如在zynq7000器件中,DSP资源就较少,神经网络的性能就无法得到提升。利用xilinx器件中LUT的结构特征,设计出的乘法器不但能灵活适应数据位宽,而且能最大限度降低LUT资源使用
2019-08-16 |
LUT结构
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CNN
用于深度学习推断的 Mipsology Zebra
Zebra 可消除深度学习推断中具有挑战性的编程及 FPGA 任务。Zebra 可轻松部署和适应广泛的神经网络及框架。
2019-08-16 |
深度学习
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Mipsology
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Zebra
ZCU102(4)——AXI_GPIO实现按钮控制LED及PS响应PL中断
AXI GPIO模块将PL端连接的GPIO信号通过AXI接口与PS模块连接,PS通过AXI接口的地址映射对PL端的GPIO信号进行读写等控制。与EMIO可以实现相同的功能,区别主要在于EMIO对于少数GPIO接口进行单独的控制,而AXI GPIO可以对多个GPIO接口合并成的总线进行整体读写控制。
2019-08-16 |
ZCU102
Xilinx ACAP介绍
ACAP是Xilinx推出的一种革命性异构计算架构,计划在今年10月份推出。它将标量计算,可编程逻辑还有矢量计算结合在一起,充分利用各自的优势,不仅仅增强了针对各种机器学习算法的适用性,也提高了计算密度和存储带宽。其中AI engine和NoC是新颖的设计,FPGA和CPU的结合早在zynq系列中已经应用
2019-08-15 |
ACAP
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Xilinx
学会Zynq(19)TCP发送Hello World(server模式)
上文介绍了用TCP发送“Hello World”的实例,工作在client模式下。本文实现同样的功能,但让TCP工作在server模式下。把开发板当作服务器,远程主机为客服端访问服务器,实现被动连接。TCP client和TCP server在lwIP中的连接流程和区别可参考本系列前面与lwIP相关的文章
2019-08-15 |
Zynq
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