这篇博客旨在逐步演示如何使用 Vitis HLS 来创建一个 HLS IP，通过 AXI4 接口从存储器读取数据、执行简单的数学运算，然后将数据写回存储器

这是一块基于 AMD Versal Edge AI 平台的开发板，功能特别强大，可以用来做图像处理、人工智能等各种高阶应用。

本节描述了AI Engine阵列内以及AI Engine Tile和可编程逻辑（PL）之间的数据通信示例。

本文讲述了如何使用 One Spin 检查 AMD Vivado™ Design Suite Synth 的结果（以 Vivado 2024.2 为例）。

AI Engine内存模块有32 KB的数据内存，分为八个存储体、一个内存接口、DMA和锁。传入和传出方向都有DMA，每个内存模块内都有一个Locks块

TIDA-010958 是一种面向 AMD® Versal® AI Core XQRVC1902 内核电源轨的耐辐射同步降压电源参考 设计。此设计非常适用于 12V 输入操作，可生成 0.8V 的输出电压和最大 80A 的输出电流

我们将使用 Clocking Wizard 文档 PG321 中的“通过 AXI4-Lite 进行动态重配置的示例”章节作为参考。

AMD Versal™自适应SoCs将标量引擎、自适应引擎和AI Engine与领先的内存和接口技术相结合，为任何应用提供强大的异构加速功能

随着系统设计人员利用新型处理器、FPGA 和 ASSP 技术，实现低功耗和高效 LVDS 链路比以往更加重要

本文包含一个设计示例，该示例使用 DSP58 将中点值收敛舍入到最近的偶数和奇数。

Versal自适应SoCs将标量引擎、自适应引擎和智能引擎与前沿内存和接口技术相结合，为任何应用程序提供强大的异构加速

本文对FX10的器件特点、硬件设计和开发调试环境的搭建做了一个简要介绍。

本篇文章介绍了在任何平台上使用 PetaLinux 的先决条件。PetaLinux 是一种嵌入式 Linux 软件开发套件 (SDK)

本文介绍了 Altera A10 SoC HPS UART 作为数据通讯接口的应用，重点讲解了波特率配置、分频值计算及实际应用中的调试技巧

本文介绍的光纤陀螺控制板是基于中科亿海微自研的SiP芯片平台，以及光纤陀螺数字信号处理流程，研制的光纤陀螺数字信号调制和解调控制板

除了多径信道的影响外，还有一些无线电缺陷会损害OFDM信号，必须在接收机中进行估计和校正。主要的缺陷是时间偏移、载波频率偏移(CFO)、剩余CFO

Mercury+ PE3应用于复杂系统的远程监控以及工业和国防应用的实时视频传输，为复杂应用提供可靠、高性能的远程监控。

FIFO_Generator是智多晶设计的一款通用型FIFO IP。当前发布的FIFO_Generator IP是2.0版本，相比之前的1.1版本主要新增了非等比输入输出数据位宽支持和异步FIFO跨时钟级数配置功能。

北格逻辑推出第二代AV-over-IP方案，以FPGA+JPEG2000为核心技术引擎，针对专业视听场景重新定义浅压缩性能标准。

为了实现更实用的MCM, OFDM采用正交子载波。正交特性允许子信道在频率上重叠，从而不需要保护带和昂贵的滤波器来保持子信道分离。