设计收敛：使用时序收敛辅助工具解决棘手的时序问题（中文字幕）
judy 在 周三, 05/26/2021 - 14:23 提交
本会议将介绍可帮助大家解决棘手时序问题的时序收敛辅助工具。
All node
用户指南 | Versal ACAP：精简设计进程的最佳实践
judy 在 周三, 05/26/2021 - 10:31 提交
随着AI、大数据、云计算等技术在各行各业广泛应用，相应的设计结构和设计内容也变得日益复杂。目前的应用开发速度已无法满足企业的需求，如何简化设计进程，提高应用开发效率成为当下亟需解决的问题。
芯外有“新”，以自适应计算驶向未来
judy 在 周三, 05/26/2021 - 09:56 提交
当前，数据正成爆炸式且杂乱无序式增长、数据形式及用途也持续多样化，单一架构已难以完成海量数据处理。随着摩尔定律放缓，作为创新核心的芯片，其开发速率再无法追赶上创新的脚步。
强强联合，未来可期！
judy 在 周三, 05/26/2021 - 09:42 提交
2018年 Victor Peng 上任赛灵思 CEO 伊始，便提出三大战略：数据中心优先、加速核心市场发展、驱动灵活应变的计算，并持续推进公司由器件向平台转型。三年来，赛灵思业务在诸多领域实现了巨大进展，在数据中心、通信、工业以及汽车等市场更是增长强劲。
终于等到你！Xilinx 展台如约而至，三大板块圈粉AUTO TECH 2021！
judy 在 周二, 05/25/2021 - 14:03 提交
5月的羊城，一路盛开的火红的凤凰花，似乎在代表广州这个年产汽车中国第一的城市，热情迎接来自全国各地的Auto Tech 展商及观众。赛灵思及合作伙伴技术与商务专家云集羊城，希望借助 Auto Tech 这样的行业平台和广州深厚的产业影响力，让赛灵思面向下一代的智能驾驶开发平台和解决方案，赋能更多的创新者。
DSP-PYNQ新增对ZCU111和Ultra96的支持！
judy 在 周二, 05/25/2021 - 10:53 提交
在PYNQ RFSoCWorkshop之后，Xilinx再次推出DSP-PYNQ，与之前只发布了基于RFSoC2x2开发套件的overlay和notebooks不同，本次发布的工程增加了对ZCU111和Ultra96的支持。
Versal ACAP 设计咨询：如果使用 PUF，则 Vcc_pmc 必须连接至 0.7VDC
judy 在 周二, 05/25/2021 - 10:12 提交
本答复记录旨在描述在 Versal ACAP 器件上使用物理不可克隆功能 (Physically Unclonable Function，PUF) 时，与 VCC_PMC 电源轨相关的要求。
设计收敛：功耗约束，精确报告功耗估算的最佳实践（中文字幕）
judy 在 周二, 05/25/2021 - 09:54 提交
本视频讨论功耗约束以及报告功耗估算的最佳实践。
【工程师分享】MPSoC VCU Ctrl-SW 2020.2 编码不同Stride的YUV文件
judy 在 周一, 05/24/2021 - 15:26 提交
Xilinx提供超低延时编解码方案，并提供了全套软件。MPSoC Video Codec Unit提供了详细说明。其中的底层应用软件是VCU Control-Software(Ctrl-SW)。本文主要说明为Ctrl-SW增加功能，支持不同Stride/Pitch（步长）的YUV文件的编码。
Versal ACAP，APU - 由于旧负载检测到异步外部异常中止，导致新负载误报同步外部异常中止
judy 在 周一, 05/24/2021 - 10:18 提交
在某些条件下，新负载如果复用旧器件负载的分组标识 (GID)，则可能报告同步外部异常中止，原因是错误关联旧器件存储器访问所检测到的外部错误。器件负载快速解析完成，并允许后续指令执行时复用 GID。