【ZYNQ Ultrascale+ MPSOC FPGA教程】第三章 Verilog基础模块介绍
judy 在 周二, 12/22/2020 - 10:46 提交
本文主要介绍verilog基础模块，夯实基础，对深入学习FPGA会有很大帮助。
All node
TVM学习（三）编译流程
judy 在 周二, 12/22/2020 - 09:43 提交
TVM主要的编译过程如下图：Import：将tensorflow，onnx，pytorch等构建的深度学习模型导入，转化成TVM的中间层表示IR。Lower：将高层IR表示转化成低阶TIR表示。Codegen：内存分配和硬件可执行程序生成。
【视频】创建 Vitis 嵌入式加速平台
judy 在 周一, 12/21/2020 - 14:59 提交
需要使用 Vitis 可扩展平台才能启用 Vitis 加速功能。本视频将引导您完成创建 Vitis 嵌入式平台，并向您展示如何创建自定义平台。
Vivado 开发教程(一) 创建新硬件工程
guanxiao_505740 在 周一, 12/21/2020 - 14:45 提交
本文主要介绍如何使用Vivado 开发套件创建硬件工程。
周末创客|用PYNQ做一个节日立方彩灯
judy 在 周一, 12/21/2020 - 10:32 提交
NeoPixels是数字控制的红、绿、蓝像素。由于每种颜色都由8位表示，总共24位，因此每个像素可以显示16777216种颜色中的一种。每个NeoPixel实际上是一个WS2812 LED。这些LED包含五个输入端，相对于地（VSS）在3.3V到5.0V（VDD和VCC）的电压范围内工作。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第二章 硬件原理图介绍
judy 在 周一, 12/21/2020 - 09:46 提交
AXU2CGA/B的特点是体积小并扩展了丰富的外设。主芯片采用Xilinx公司的Zynq UltraScale+ MPSoCs CG系列的芯片，型号为XCZU2CG-1SFVC784I。AXU2CGA的PS端挂载了2片DDR4（2GB，32bit）和1片256Mb的QSPI FLASH。
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TVM学习（二）：算符融合
judy 在 周五, 12/18/2020 - 15:21 提交
算符融合将多个计算单元揉进一个计算核中进行，减少了中间数据的搬移，节省了计算时间。TVM中将计算算符分成四种：
1 injective。一一映射函数，比如加法，点乘等。
2 reduction。输入到输出具有降维性质的，比如sum。
3 complex-out。这是计算比较复杂的，比如卷积运算等。
4 opaque。无法被融合的算符，比如sort。
【ZYNQ Ultrascale+ MPSOC FPGA教程】第一章 MPSoC芯片介绍
judy 在 周五, 12/18/2020 - 14:56 提交
Zynq UltraScale+ MPSoC系列是Xilinx第二代Zynq平台。其亮点在于FPGA里包含了完整的ARM处理子系统（PS），包含了四核Cortex-A53处理器或双核Cortex-A53加双核Cortex-R5处理器，整个处理器的搭建都以处理器为中心，而且处理器子系统中集成了内存控制器和大量的外设，使处理器核在Zynq中完全独立于可编程逻辑单元
【下载】NGCodec硬件HEVC编码用户指南
judy 在 周五, 12/18/2020 - 10:09 提交
硬件加速可以在较低的比特率下，以相同的比特率实现更快的编码和更好的质量。与仅用软件编码相比，成本和延迟更低。基于FPGA的硬件的NGCodec HEVC编码器为您提供了这些优势。