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谈谈Xilinx的6输入LUTS（查找表）

demi 在 周二, 02/25/2020 - 14:43 提交

最近用了赛灵思最新UltraScale系列芯片，然后就拿着赛灵思的UG好好研究了一番。发现这个这个系列的FPGA跟ZYNQ相比有了改变，原来ZYNQ是一个CLB包含2个SLICE，然后每个SLICE同时又包含4个6输入LUTS。

FPGA 中的有符号数乘法

demi 在 周二, 02/25/2020 - 14:29 提交

FPGA中乘法器是很稀缺的资源，但也是我们做算法必不可少的资源。7系列及之前的FPGA都是25x18的DSP，UltraScale中是27x18，我们可以通过调IP Core的方式或者原语的方式来进行乘法操作。在里面可以设置有符号还是无符号数乘法。

【下载】UltraFast 设计方法指南（适用 于 Vivado Design Suite）

demi 在 周二, 02/25/2020 - 10:17 提交

赛灵思 UltraFast™ 设计方法是一整套旨在帮助简化当今器件设计进程的最佳实践。这些设计的规模与复杂性需要执行特定的步骤与设计任务，从而确保设计每个阶段的成功开展。遵循这些步骤和最佳实践进行操作将有助于您以尽可能最快且最高效的方式实现期望的设计目标。

XilinxFloating-Point IP

demi 在 周二, 02/25/2020 - 09:44 提交

Xilinx Floating-Point IP主要分为操作数s_axis_a,s_axis_b,s_axis_c，可编程操作s_axis_operation和输出结果m_axis_result。

FPGA异步复位同步释放解析

demi 在 周一, 02/24/2020 - 14:05 提交

FPGA开发中，一种最常用的复位技术就是“异步复位同步释放”，这个技术比较难以理解，很多资料对其说得并不透彻，没有讲到本质，但是它又很重要，所以对它必须理解，这里给出我的看法。

配置文件的自动化生成和管理

demi 在 周一, 02/24/2020 - 12:21 提交

Vivado相比与上一代开发工具ISE，一个巨大的提升就是全面支持Tcl脚本语言。由于全面支持Tcl脚本，所以可以利用Tcl来做一些好玩的事情。这里抛砖引玉，分享一点关于Vivado Tcl的使用小心得。

【下载】Zynq UltraScale + MPSoC生产勘误表

demi 在 周一, 02/24/2020 - 10:26 提交

感谢您使用Zynq®UltraScale +™MPSoC系列进行设计。 尽管Xilinx尽了最大努力确保最高质量，但部分设备仍受到以下勘误表中所述限制的约束。

Vitis™ 工具入门级视频教程Ⅱ

demi 在 周一, 02/24/2020 - 09:40 提交

Vitis™是Xilinx推出的统一软件平台，可实现在 Xilinx 异构平台上开发嵌入式软件和加速应用，它由优化的 IP、工具、库、模型和示例设计组成，Vitis 以高效易用为设计理念，适用于在 Xilinx硬件平台上进行人工智能推断，使 Xilinx FPGA 和 ACAP 充分发挥人工智能计算加速的潜力。

当金融科技遇上 FPGA，解决时延问题 So easy！

demi 在 周五, 02/21/2020 - 14:01 提交

金融科技英译为 Fintech， 是 Financial Technology 的缩写，指通过利用各类科技手段创新传统金融行业所提供的产品和服务，提升效率并有效降低运营成本。近年来，众多金融技术公司相继推出基于 FPGA 的产品，在模型计算、高频交易等领域大放异彩。

FPGA时序约束之Vivado辅助工具

demi 在 周五, 02/21/2020 - 13:38 提交

我们讲的都是xdc文件的方式进行时序约束，Vivado中还提供了两种图形界面的方式，帮我们进行时序约束：时序约束编辑器（Edit Timing Constraints ）和时序约束向导（Constraints Wizard）。两者都可以在综合或实现后的Design中打开。