将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）
judy 在 周四, 02/20/2025 - 10:07 提交
使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题，不知道大家有没有遇到，就是新设计的自定义 RTL 文件无法快速的添加到Block Design中
judy的博客
快速傅里叶变换（FFT）：从数学公式到5G信号，揭开数字世界的“频率密码”
judy 在 周四, 02/20/2025 - 09:38 提交
你是否想过，为什么手机能瞬间解码WiFi信号？为什么音乐APP能一键分离人声和伴奏？答案就藏在快速傅里叶变换（FFT）这个“数字魔法”中
3分钟掌握离散傅里叶变换（DFT）：数字世界的“频率解码器”
judy 在 周二, 02/18/2025 - 10:39 提交
你是否好奇，一段嘈杂的录音如何被分离出人声和背景音乐？一张模糊的照片如何通过算法变得清晰？
FPGA DSP：Vivado 中带有 DDS 的 FIR 滤波器
judy 在 周二, 02/18/2025 - 09:45 提交
简要讲解Xilinx SRIO IP（高速收发器二十八）
judy 在 周一, 02/17/2025 - 09:50 提交
SRIO是串行RapidIO的简写，其实现代比较常用的高速接口协议，比如SRIO、PCIE、JESD204B等都是基于SERDES开发的，均属于高速串行总线
碎碎念，再聊HyperRAM存储器
judy 在 周四, 02/13/2025 - 17:18 提交
近期在后台收到好几位朋友咨询一些关于HyperRAM的问题，熊猫君在这里简单的做一个总结。
YunSDR通信小课堂(第20讲)
judy 在 周四, 02/13/2025 - 11:25 提交
RFSoC平台作为最先进的现代SDR平台，可以使用FPGA可编程逻辑内核生成GHz带宽信号，上变频、滤波、数字预失真甚至射频载波调制都可以通过数字方式进行
FPGA实现Aurora 8B/10B接口（3）--时钟、复位与状态指示
judy 在 周四, 02/13/2025 - 09:33 提交
IP是什么？简单来讲，IP就是Xilinx或者第三方开发者把自己的逻辑模块封装成一个黑盒子，然后拿出来给别人用。那什么又是黑盒子？
高频交易中 FPGA 的作用及面试指南
judy 在 周二, 02/11/2025 - 10:53 提交
为高频交易公司开发硬件一直是 FPGA 工程师最热门的职位之一。由于该行业提供的高薪，甚至可以被称为该领域许多人的“梦想职业”
FPGA实现Aurora 8B/10B接口（2）--数据接口
judy 在 周一, 02/10/2025 - 17:16 提交
Aurora协议在Xilinx的FPGA上有两种实现方式：8B/10B 与 64B/10B。两个协议大部分相同，主要区别在编码方式上