judy的博客

Xilinx 7系列FPGA收发器架构之共享功能（二）

judy 在 周四, 12/01/2022 - 10:21 提交

本博文主要对GTX/GTH收发器的共享资源进行介绍

Xiinx 7系列FPGA收发器架构之收发器和工具概述（一）

judy 在 周三, 11/30/2022 - 09:58 提交

本博文主要对GTX/GTH收发器进行总体概述。

值得收藏的FPGA代码命名规范？

judy 在 周二, 11/29/2022 - 16:28 提交

随者FPGA设计的日益复杂，设计实践、方法和流程逐渐成为重要的成功因素

Xilinx FPGA资源解析与使用系列——Transceiver（十一）transceiver与用户数据的接口

judy 在 周二, 11/29/2022 - 09:02 提交

本文主要讲transceiver与用户逻辑数据的接口

DDR3 控制器设计（7）——DDR3 的用户端口读写模块设计

judy 在 周一, 11/28/2022 - 12:12 提交

在之前设计的 DDR3 控制器的基础上，添加用户写、读模块，便于在用户端更容易的对 DDR3 进行写读控制

Vivado无法双击打开xpr工程文件的解决办法

judy 在 周一, 11/28/2022 - 11:05 提交

之前安装的Vivado 2018.3，最近装了Vivado 2020.2，然后就没法双击打开xpr工程文件了

Xilinx FPGA资源解析与使用系列——Transceiver（十）PRBS、RX Equalizer、CDR

judy 在 周五, 11/25/2022 - 14:53 提交

我们主要关注的是TXDIFFCTRL 摆幅、Pre-Emphasis 预加重、Post-Emphasis 去加重

MIPI-DSI概述

judy 在 周五, 11/25/2022 - 09:55 提交

新的DSI-2协议定义了两个高速串行数据传输接口选项

DDR3 控制器设计（6）——DDR3 的读写模块添加 FIFO 接口设计

judy 在 周五, 11/25/2022 - 09:28 提交

在读写模块的基础上添加 FIFO 接口，包括写指令 FIFO、写数据 FIFO

VIVADO的综合属性ASYNC_REG

judy 在 周四, 11/24/2022 - 15:57 提交

跨时钟域设计（CDC）是个老生常谈的问题，各种笔面试都很喜欢考。其场景很多很杂