Vivado的报错：Opt 31-67
judy 在 周四, 11/24/2022 - 09:28 提交
最近遇到了一个vivado的报错，也算是一个比较低级的错误了，但是有值得思考的地方，这里分享下。
judy的博客
Xilinx FPGA资源解析与使用系列——Transceiver（九）TX buffer使用和旁路
judy 在 周三, 11/23/2022 - 09:49 提交
在GTX/GTH收发器 TX链路中有两个内部并行时钟作用于PCS：PMA并行时钟(XCLK)和TXUSRCLK时钟域
Xilinx Arch PCIE卡
judy 在 周二, 11/22/2022 - 15:17 提交
FPGA开发，虽然说行业应用千奇百怪，但是回归到平台设计这款，对外无非接口，对内无非片内总线
DDR3 控制器设计(5)——DDR3 的仲裁读写操作设计
judy 在 周二, 11/22/2022 - 11:45 提交
在实验的基础上添加一个仲裁模块，控制写读指令的执行。
Windows上快速部署Vitis HLS OpenCV仿真库
judy 在 周一, 11/21/2022 - 15:14 提交
在 2019.2 以上的版本中AMD-Xilinx去除了对 OpenCV 的库函数的直接支持，需要我们手动搭建一个OpenCV
Vivado的Abstract Shell功能（二）
judy 在 周一, 11/21/2022 - 10:05 提交
本文主要介绍三个部分：DFX的基本流程、AS的环境搭建、AS的具体执行
Vivado的Abstract Shell功能（一）
judy 在 周五, 11/18/2022 - 14:35 提交
Abstract Shell最大的优势是除第一次外，后续可以减少bit的生成时间
Xilinx FPGA资源解析与使用系列——Transceiver（八）transceiver管脚位置
judy 在 周五, 11/18/2022 - 09:21 提交
在看手册时，看到最后写到了transceiver的资源信息和位置信息
FPGA/HDL 开发的 10 条规则
judy 在 周四, 11/17/2022 - 16:15 提交
编写良好的、可移植的、可重用的 HDL 代码，使设计能够以所需的频率实现，这绝对是一个挑战
常用的 Linux 命令行
judy 在 周四, 11/17/2022 - 09:11 提交
在 Linux 系统中，在众多的指令中，对于 FPGA/IC 开发设计人员来说，使用指令最多的就是对文件和目录进行操作