Xilinx FPGA平台DDR3设计保姆式教程（6）DDR高级篇
judy 在 周三, 12/22/2021 - 09:36 提交
为了更方便的对DDR读写，我们对DDR再次封装成可复用的读写模块。
judy的博客
Xilinx FPGA平台DDR3设计保姆式教程（5）——DDR3仿真篇
judy 在 周二, 12/21/2021 - 10:08 提交
了解ddr的仿真模型建立
Petalinux 加速axi-dma内核驱动缓冲区读过程
judy 在 周一, 12/20/2021 - 11:29 提交
Petalinux 加速axi-dma内核驱动缓冲区读过程
一个工程师有关FPGA项目的感言
judy 在 周一, 12/20/2021 - 09:34 提交
一个工程师有关FPGA项目的9个感言
关于机器学习模型的可解释性算法
judy 在 周一, 12/20/2021 - 09:23 提交
本文介绍目前常见的几种可以提高机器学习模型的可解释性的技术，包括它们的相对优点和缺点。
Xilinx FPGA平台DDR3设计保姆式教程（4）——DDR3读写测试
judy 在 周四, 12/16/2021 - 09:31 提交
实验任务：将输入数据(data_in)存入ddr，然后读出，验证输入输出数据是否相等。
Xilinx FPGA平台DDR3设计保姆式教程（3）——MIG IP核使用教程及DDR读写时序
judy 在 周一, 12/13/2021 - 17:17 提交
干货来了，用DDR搬砖，只需要会用IP就好，Xilinx官方YYDS！
基于FPGA的TDC延时设计
judy 在 周四, 12/09/2021 - 09:47 提交
采用FPGA的CARRY4进位单元，每个CARRY4的COUT连接到下一个CARRY4的CIN，这样级联起来，形成延时链；每个COUT做为抽头输出到触发器，通过本地时钟进行数据采样
Xilinx FPGA平台DDR3设计保姆式教程（2）——DDR3各时钟频率及带宽分析
judy 在 周三, 12/08/2021 - 10:16 提交
对FPGA而言，时钟就是脉搏，必须理解透彻！
FPGA的虚拟时钟如何使用？
judy 在 周二, 12/07/2021 - 10:06 提交
在我之前写的FPGA时序约束教程中，有一篇中讲到了虚拟时钟，但文中对虚拟时钟的应用介绍的还不够详细，因此这里我们再对虚拟时钟做一个更加细致的介绍。