judy的博客

通过嵌入式软核或者硬核通过AXI_Lite接口（Master）控制FPGA端引脚的GPIO。按照AXI互联机制我们知道，我们的自定义IP是通过AXI_Interconnect连接到Master端，整体的框图也比较简单，为了验证方便我们只按照红色线路径进行测试。

当我们调用RAMO的IP时，无论是单端口还是双端口模式，都会有个选项，可能很多人都没注意过这个选项，记得毕业季去华为面试的时候，还问过我这个问题，当时也是没答上来。后来也发现很多面试官都喜欢问这个问题，今天我们就来讲一下。

本文将从代码风格，时序修正，工程设置等几个方面介绍本人的实践经验，希望让各位初学者快速提高，也希望FPGAer能给出宝贵建议。

今天想和大家一起聊聊FPGA的IO。先说说我当年入门的经历吧。国内的大学有FPGA开发条件的实验室并不太多，当年大学的那帮同学有的做ARM，有的做linux，很少有人做FPGA，当时学FPGA仅仅是由于非常渴望的好奇心。所以，在淘宝买了一块开发板，就开始了自己的FPGA之路。

对于使用AXI总线，最开始肯定要了解顶层接口定义，这样才能针对顶层接口进行调用和例化，打开axi_lite_v1_0.v文件，第一段就是顶层的接口定义：

要看到AXI-Lite的源码，我们先要自定义一个AXI-Lite的IP，新建工程之后，选择，菜单栏->Tools->Creat and Package IP

新手必看：Vivado工程升级及板级信号调试

基于AXI的DMA对内部寄存器的读写有着相同的方式。在普通传输模式下，DMA内部的寄存器都是由处理器通过AXI-Lite总线进行读写的；但基于AXI总线的三种ＤＭＡ，都增加了S/G传输模式，它卸载了处理器对寄存器的读写，通过独立的S/G读写通道对存储着命令描述符的内存进行访问读取、处理描述符，然后更新描述符写入内存。

复位系统包括由硬件，看门狗定时器，JTAG控制器和软件产生的复位。Zynq-7000 SoC器件中的每个模块和系统都包含一个由复位系统驱动的复位。硬件复位由上电复位信号（PS_POR_B）和系统复位信号（PS_SRST_B）驱动。

ZYNQ架构：双核ARM Cortex-A9 处理器：ARM Cortex-A9 是一个应用级的处理器，能运行完整的像Linux 这样的操作系统，传统的现场可编程门阵列（Field Programmable Gate Array，FPGA）逻辑部件：基于Xilinx 7 系列的FPGA 架构