judy的博客

本文档系列是我在实践将简单的神经网络LeNet-5实现到Xilinx 的zynq-7z035的FPGA上遇到的问题和解决方法。本文档重点探讨vivado软件的使用。

上篇中介绍了Xilinx FPGA嵌入式开发的基本概念和软件特性，并以Hello World为例给出了一个操作流程，熟悉该流程相当重要。上一篇中只是简单说明了每一步应该执行哪些操作，本文将详细介绍每一步的具体含义和涉及到的相关概念。

在做FPGA的开发过程中经常会使用到移位寄存器，一般我们使用移位寄存器的目的都是为了将某个信号进行打拍，使得时序符合我们的需求。最常见的一种打拍方法就是在process过程语句中对信号进行移位。但是这里我给大家介绍一下SRL6E

本系列将讲述如何使用Vivado完成基于Zynq平台的嵌入式系统设计。一个完整的嵌入式系统设计要考虑硬件、软件、FPGA设计三个部分。Xilinx为了尽量简化设计流程，提供如下两个主要设计工具

背景：zynqNet运用HLS来实现相应的IPcore。相关HLS过程的信息会打印到console之中。目的：读懂HLS对IPcore代码的HLS过程，具体硬件如何实现。将报告信息存下来用于参考。

Xilinx FPGA器件内部有专用的硬件资源，支持大量设计时钟的使用。通常板子上有一个外部组件（如有源晶振）产生时钟信号，通过输入端口进入器件内部。外部时钟可以通过MMCM、PLL、BUFR等特殊原语生成其它时钟，也可以由LUT、寄存器等常规单元进行转换（通常称作门控时钟）。本文将讲述如何根据应用情况定义时钟

在ZYNQ SOC 入门基础（二）MIO 实验中讲解了MIO的使用，本节就来讲一下EMIO的使用。在实上一章中对ZYNQ的GPIO做了简单的介绍，ZYNQ的GPIO有(multiuse I/O)MIO和(extendable multiuse I/O) EMIO。

背景：我们需要仿照ZynqNet的模式构造卷积的IPcore用于FPGA的优化。
目的：搞懂zynqNet的cache的实现。

很多时候需要PS与PL共享DDR作为global memory，例如卷积之中，PS将weight in与feature写入DDR，然后PL调用DDR进行运算，再将结果写入DDR进行下一次迭代。

利用该向导可以快速地完成时序约束。时序约束向导会分析网表、时钟网络的连接和已存在的时序约束，给出一些缺少的时序约束的建议。时序约束向导的前11页按照3个目录给出不同种类的时序约束，下表给出一个大致介绍