FPGA设计的十条“军规”
judy 在 周三, 04/03/2024 - 17:16 提交
在本文中，您将了解最常见问题的来源及其解决方案
judy的博客
Xilinx 7系列FPGA DDR3控制器——mig使用总结（几个经典问题）
judy 在 周三, 04/03/2024 - 09:32 提交
在DDR读写的设计中，有一些比较经典的问题，是在设计中必须考虑到的
Verilog常用可综合IP模块库
judy 在 周三, 04/03/2024 - 09:21 提交
这是verilog/systemverilog 可综合模块的集合。
中高端FPGA如何选择
judy 在 周二, 04/02/2024 - 15:13 提交
随着国产FPGA的崛起，中低端产品中，很多国产FPGA都是不错的选择，性价比很高
FPGA时序优化之Reduce MUXF Mapping
judy 在 周一, 04/01/2024 - 09:26 提交
今天我们就来看短线拥塞的一种解决方案
Vivado使用入门（二）新建或添加设计输入文件
judy 在 周五, 03/29/2024 - 10:03 提交
本文将详细介绍Vivado软件的使用方法，帮助初学者快速掌握AMD FPGA开发
Vivado使用入门（一）创建工程
judy 在 周四, 03/28/2024 - 11:49 提交
本系列将详细介绍Vivado软件的使用方法，帮助初学者快速掌握AMD（Xilinx） FPGA开发。
基于FPGA的“俄罗斯方块”系统设计
judy 在 周四, 03/28/2024 - 09:34 提交
本项目主要在FPGA上实现了一个经典小游戏“俄罗斯方块”
Matlab生成fir滤波器抽头系数
judy 在 周三, 03/27/2024 - 10:25 提交
在Vivado调用fir滤波器时，我们会遇到需要填充滤波器抽头系数的问题
Vivado BD模式下导入RTL，如何实现聚合自定义的AXI接口？
judy 在 周二, 03/26/2024 - 09:44 提交
如何在导入Block Design后，也一样实现聚合在一起？