一文快速掌握Vivado下使用Modelsim（测试源码可下载）
judy 在 周六, 05/11/2024 - 09:32 提交
通过阅读本文，可以快速掌握Modelsim的常用调试操作。
judy的博客
Vivado编译常见错误合集（一）
judy 在 周五, 05/10/2024 - 15:59 提交
本文对Vivado编译时常见的错误或者关键警告做一些梳理汇总，便于日后归纳总结。
1分钟了解常用的AXI4 接口协议
judy 在 周五, 05/10/2024 - 09:40 提交
AXI4协议广泛应用于FPGA和ASIC设计中，特别是在需要高速数据传输和复杂系统架构的场合，比如DDR、PCIE、音视频处理IP等等，对于FPGA开发者需要熟练掌握这套协议。
FPGA Vivado调用IP核详细操作步骤
judy 在 周四, 05/09/2024 - 09:43 提交
今天给大侠带来Vivado调用IP核详细操作步骤，手把手教学，请往下看
数字信号处理基础：什么是采样？
judy 在 周三, 05/08/2024 - 11:22 提交
本文系摘录自《RFSoC SDR Book》第四章——DSP Fundamentals，略有改动。下面将介绍采样（Sampling）的基本概念
FPGA问答系列--Block RAM的资源如何计算？
judy 在 周三, 05/08/2024 - 09:32 提交
当使用ram时，width是960bit，depth是16bit，只有15Kb大小， 为什么占用了很多个BRAM？
Vivado中文注释乱码问题如何解决？
judy 在 周二, 05/07/2024 - 09:51 提交
在使用Vivado进行FPGA设计时，大家是否会遇到中文注释显示乱码的问题，而且在乱码时修改代码，导致文件注释更乱了，且恢复不了，那么如何解决呢？
ddr模式寄存器配置
judy 在 周一, 05/06/2024 - 09:46 提交
ddr在上电初始化后通过发送MRS命令配置模式寄存器。ddr上电后处于空闲状态时，可以发送MRS命令
时序约束之Xilinx IDELAYE2应用及仿真笔记
judy 在 周二, 04/30/2024 - 09:30 提交
本文介绍Xilinx SelectIO资源内部IDELAYE2资源应用
面向实时视频制作工作流程的 FPGA
judy 在 周一, 04/29/2024 - 15:20 提交
从专用串行数字接口 (SDI) 的点对点连接转到面向媒体内容交换和协作的以太网 IP 网络，这一颠覆整个广播媒体制作供应链的演进趋势仍在继续