judy的博客

7系列FPGA器件手册：概述

judy 在 周日, 04/28/2024 - 09:43 提交

本文介绍下Xilinx 7系列FPGA功功能特性、资源特性、封装兼容性以及如何订购器件。

Multiport RAM，多读多写寄存器-——基于FPGA BRAM的多端口地址查找表与FPGA BRAM的资源分析

judy 在 周五, 04/26/2024 - 11:14 提交

Multiport Ram，即多读多写存储器，本工程实现的是1个口写，同时满足11个口读的BRAM

Xilinx FPGA BGA推荐设计规则和策略（二）

judy 在 周五, 04/26/2024 - 09:31 提交

上一篇介绍了BGA封装PCB层数估计、BGA焊盘设计、过孔设计、信号走线等内容，本文我们介绍下FPGA BGA封装电源管脚布线。

【Vivado那些事儿】使用Python提取ILA数据

judy 在 周三, 04/24/2024 - 09:33 提交

ILA应该是调试AMD-Xilinx FPGA最常用的IP。在调试中，我们希望ILA中的波形能够提供有关设计问题的所有信息，但情况并非如此

为啥FPGA资源/时序都有很大的优化空间？

judy 在 周二, 04/23/2024 - 09:49 提交

在工作中，我们接触到的至少90%以上的FPGA项目，它的的资源/时序都有很大的优化空间，为啥这么说？

Xilinx FPGA BGA推荐设计规则和策略（一）

judy 在 周二, 04/23/2024 - 09:43 提交

Xilinx®Versal®体系结构、UltraScale™体系结构、7系列和6系列设备有多种封装，旨在实现最大性能和最大灵活性

案例：一个信号复位值的问题

judy 在 周一, 04/22/2024 - 11:32 提交

最近一个朋友私信我说，看了以前的写的复位设计，在自己的项目中设计了复位同步器用来实现异步复位同步解复位

DDR读写流程与参数

judy 在 周一, 04/22/2024 - 09:37 提交

DDR完成上电初始化后，将数据写入DDR要经过如下过程：ACT->WR->PRE

安装过程需要277GB的Vivado各个模块分别需要多大空间

judy 在 周五, 04/19/2024 - 09:57 提交

这篇文章我们看下Vivado的安装包中，到底哪些东西最占空间？

Vitis如何更新xsa？

judy 在 周五, 04/19/2024 - 09:24 提交

在使用Vitis开发时，当硬件设计发生变化时，这时就需要更新xsa文件。