Xilinx FPGA资源解析与使用系列——Transceiver（一）参考时钟解析
judy 在 周五, 10/28/2022 - 10:02 提交
从IP核的时钟配置来学习transceiver的参考时钟架构细节
judy的博客
FPGA处理浮点数
judy 在 周四, 10/27/2022 - 16:56 提交
通过阅读IP手册可以知道，该IP支持的很多种浮点数计算，今天主要介绍最简单的加法操作
vivado使用——如何用脚本添加文件
judy 在 周三, 10/26/2022 - 09:17 提交
在使用vivado的过程中，如何添加设计文件？
Vivado从此开始（进阶篇）读书笔记-RAM的三种工作模式
judy 在 周二, 10/25/2022 - 16:53 提交
书本中对于RAM的三种操作读优先级、写优先和保持使用等效的verilog来描述
FIFO、RAM的工程实践
judy 在 周二, 10/25/2022 - 09:40 提交
在FPGA的设计中，不可避免的会用到FIFO和RAM这2个基本单元
K26 SOM从emmc启动linux
judy 在 周一, 10/24/2022 - 15:31 提交
本文将介绍将KV260上红色SOM换成K26 SOM后，如何从EMMC启动Linux。
通信技术专题：信道均衡器
judy 在 周一, 10/24/2022 - 14:27 提交
今天给大家简单讲讲基带接收机中的信道均衡技术，主要取材于sharetechnote
如何申请Xilinx的评估IP
judy 在 周一, 10/24/2022 - 10:42 提交
最近要开发JESD204B协议，需要用到Xilinx的JESD204 IP核，记录一下申请此IP核的过程
Vivado中的Elaborate是做什么的？
judy 在 周一, 10/24/2022 - 09:34 提交
在Vivado的界面中，有个RTL ANALYSIS->Open Elaborated Design的选项，可能很多工程师都没有使用过
Vivado从此开始（进阶篇）读书笔记——综合阶段相关知识点
judy 在 周五, 10/21/2022 - 16:33 提交
对控制集百分比的说明（适用于7系列FPGA和UltraScale FPGA）如下表