ZCU106 XRT环境搭建【Xilinx Vitis】
judy 在 周五, 03/06/2020 - 09:40 提交
最近在看Xilinx新出的工具Vitis，这个工具咋说呢，改了好多。。
之前的SDSoC，SDAccel统一被Vitis来实现
之前按的SDK直接被Vitis替代
judy的博客
如何进行IO管脚约束？
judy 在 周一, 03/02/2020 - 09:34 提交
IO管脚约束是FPGA设计上板验证的必需环节，它们会对布局布线和时序造成影响。有三种方式来进行管脚约束，一种是通过VIvado管脚约束界面，一种是通过命令行，还有一种可以导入CSV文件
ZCU102（6）——AXI_TIMER精确计时
judy 在 周五, 08/30/2019 - 11:14 提交
axi_timer模块即为PS可以访问的PL计数器，通过计数值以及接入axi_timer的计数时钟周期，可以在PS内取得比较精确的计时。axi_timer有2种使用方式，一种是作为计数器使用，另一种是作为定时器使用
FPGA串口实战篇
judy 在 周四, 08/29/2019 - 10:15 提交
在业界，串口又称为通用异步收发器(Universal Asynchronous Receiver/Transmitter，简称UART)，它的通信方式遵循一套串口协议：UART通信首先将接收到的并行数据换成串行数据来传输。数据帧从起始位开始，后面是7个或8个数据位，一个可用的奇偶校验位和一个或几个高位停止位
重温FPGA设计流程四：(有限状态机)
judy 在 周三, 08/28/2019 - 10:52 提交
软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1
学会Zynq（21）TCP轮询机制（polling）示例
judy 在 周二, 08/27/2019 - 09:50 提交
前面我们已经学习了TCP的所有发送、接收和各种回调函数。本文将介绍最后一部分，TCP的轮询机制。在前面TCP发送Hello World的实例中，我们是在main函数的while循环中每隔1s调用一次数据发送函数。本文的实例将利用轮询机制完成同样的功能。
重温FPGA设计流程三：(基于Verilog来设计流水灯)
judy 在 周一, 08/26/2019 - 10:59 提交
软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1。打开Vivado，创建一个名为design_test的空白工程。点击Add source或者Sources中的+号来添加或者创建一个设计源文件，点击Next。
ZCU102（5）——AXI_BRAM实现PL与PS数据互联
judy 在 周五, 08/23/2019 - 08:41 提交
PS模块通过axi_bram模块，可以使用AXI接口读写PL内的Block RAM，实现PS与PL之间的数据互联。axi_bram需要与Block Memory Generator模块共同使用，axi_bram将PS的AXI操作转化为bram的控制接口时序。建立Vivado工程，并且添加Zynq模块，AXI BRAM Controller模块，Block Memory Generator模块，Utility Vector Logic模块和ILA模块。
学会Zynq（20）TCP echo服务器（接收回调）
judy 在 周三, 08/21/2019 - 09:14 提交
前两篇我们学习了TCP的发送，本文学习如何处理接收数据。本文使用TCP设计一个echo服务器，开发板将来自所有IP地址和端口的数据原路发送回去，功能和本系列第15篇的UDP echo服务器相同。本文实例与SDK提供的“lwip echo server”例程相比要简化许多，没有使用DHCP协议。本文主要是学习TCP的接收回调，DHCP的内容会在后面专门讲述。
重温FPGA设计流程二：(IP核应用-全加器)
judy 在 周二, 08/20/2019 - 10:41 提交
软件：Vivado2017.4 板卡：Ego1 型号：xc7a35tcsg324-1