judy的博客

本篇咱们来聊一聊高级的IO逻辑资源。所谓ISERDESE2模块，即Input serial-to-parallel converters。该模块的作用就是实现高速源同步输入数据的串并转换。所谓OSERDESE2模块，即output parallel-to-serial converters。该模块的作用就是实现高速源同步输出数据的并串转换。

上篇咱们简单的说了I/O的电气特性，本篇咱们接着介绍I/O逻辑资源，先贴上两张图。图1为HPBANK的I/O模块，图2为HRBANK的I/O模块，两者区别在于后者无ODELAYE模块。

每个Cortex-A9处理器都有私有的32位定时器和32位看门狗定时器。这两种定时器都是32位的计数器，计数到0时产生中断；带有8位的预分频器，能够更好地控制中断周期；可配置为单次重载或自动重载模式；可配置初始值。它们的工作时钟固定为CPU频率的1/2（CPU_3x2x）

该项目用2018.2版Vivado, SDSoC, Petalinux搭建，只适用于2018.2版本！
搭建环境：
Windows10: Vivado2018.2, SDSoC2018.2(也可以在Ubuntu16.04完成)
Ubuntu16.04: Petalinux2018.2
PYNQ-Z1/Z2, v2.1 img

说起xilinx的FPGA时钟结构，7系列FPGA的时钟结构和前面几个系列的时钟结构有了很大的区别，7系列的时钟结构如图1所示，理解了这张图，咱们就对7系列的FPGA时钟结构了如指掌，下面咱们就聊聊这张图

双核Zynq中共有20个PL到PS的中断。IRQF[15:0]是16个共享外设中断（SPI），可配选择上升沿触发或高电平触发，中断号为61-68和84-91。另外还有4个私有外设中断（PPI）IRQF2P[19:16]，每个CPU都有一个来自PL的FIQ（快速中断）和IRQ，其中断敏感类型固定。

赛灵思公司的7系列FPGA根据不同客户的应用需求，分为4个子系列，即Spartan7系列、Artix7系列、Kintex7系列以及Virtex7系列。和前几代FPGA产品不同的是，7系列FPGA采用的是统一的28nm设计架构，客户在不同子系列的使用方式上是统一的，消除了不同子系列切换使用带来的不便

CRC校验的原理非常简单，其中，生成多项式是利用抽象代数的一些规则推导出来的，而模2加（也就是异或），是对应于有限域的除法。

本文简单介绍Zynq的中断系统和中断控制器。Zynq的PS部分基于ARM架构，使用了两个Cortex-A9处理器（CPU）以及GIC pl390中断控制器（单核Zynq则只有一个GIC）。GIC是通用中断控制器（Generic Interrupt Controller）的简称。双核的中断系统框图如下

在图像处理、计算机视觉领域，Lena数字图像被大多数的键盘侠广泛使用，Lena可以说是一张司空见惯的标准图。国外某期刊的主编，曾经说明过以下原因：1.Lena图像混合了各种细节、纹理特征、平滑区域和阴影部分，能够很好的测试图像处理的各种算法；2.Lena是个迷人的美女，做图像处理的研究者或工程师，大部分都是男的，不奇怪他们被Lena美女所吸引。