judy的博客

Xilinx 7系列FPGA具有灵活的内部存储资源架构，可以可配置为各种不同的尺寸。本文详细解释了这一特性，并阐述了如何进行资源与性能之间的权衡取舍。

利用 UART IP 以及 AXI Interrupt Contriller IP 实现通过串口发送数据产生中断，控制器接收到中断并将串口发送出来的数据重新通过串口打印出来

最近在xilinx Virtex® UltraScale+™系列的芯片上使用了HBM，发现相比传统的DDR，还是有很多不错的地方，这里对HBM的使用做一个简单的总结。

tcl对于文件的操作还是比较强大的，通过一些命令可以对文件进行一些操作。

锁相环是一种控制反馈电路。PLL对时钟网络进行系统级别的时钟管理和偏移控制，具有时钟倍频、分频、相位偏移和可编程占空比的功能

tcl中的控制和C语言差距不大，包括if、while、for、foreach、switch、break、continue等。

通过 AXI GPIO 检测按键状态产生中断信号，中断控制器检测到中断后，给处理器发送中断请求

 7系列FPGA的时钟资源通过专用的全局和区域I/O和时钟资源管理复杂和简单的时钟需求。

7系列FPGA支持非常宽的I/O电压标准，本文介绍以下典型的I/O电压标准及端接匹配电路

在进行FPGA开发时，常用的代码编辑器比如Sublime，但是最近发现再Sublime中编辑的代码文字部分