博客 | FPGA 开发圈

SoC中IP化设计的考虑因素总结

本文就针对IP设计中注意事项、有用策略及FPGA原型设计等进行简要说明。

2022-06-06 | SOC, IP设计

Xilinx FPGA时钟及I/O接口规划（二）

Vivado®Design Suite提供了几种可能影响I/O和时钟规划的器件规划功能。例如，FPGA配置方案、约束、配置电压方式都会影响I/O和时钟规划。

2022-06-02 | FPGA, Vivado

HLS for循环优化

本文通过例子中来解释for循环中的基本概念

2022-05-31 | HLS, 循环优化

JTAG-to-AXI Master 调试 AXI BRAM 控制器

本文以JTAG to AXI Master调试AXI BRAM 控制器举例说明 JTAG 到 AXI Master 的使用方法。

2022-05-26 | AXI-BRAM, JTAG

如何读取FPGA芯片的序列号ID？

如何获取Xilinx FPGA的Device DNA呢，下面我从JTAG和调用源语两个方法说明，并开放核心代码供大家参考。

2022-05-23 | FPGA

Xilinx FPGA时钟及I/O接口规划（一）

本文主要介绍时钟及I/O规划的各个阶段及流程要点。

2022-05-19 | FPGA

课时4：Vitis HLS中数据类型定义——Vitis HLS教程

采用任意精度数据类型，可以在获得相同精度的运算条件下，运算速度更快且使用更少的资源。

2022-05-17 | Vitis HLS

Artix-7 and Spartan-7 FPGAs DDR2/DDR3 PCB设计指导

本文我们介绍FPGA外设DDR2/DDR3硬件设计相关内容，包括PCB板层数估计，信号端接、信号完整性及时序考虑等问题。

2022-05-17 | Artix-7, Spartan-7, PCB设计

课时3：Vitis HLS设计流程（实例演示）——Vitis HLS教程

本文我们通过一个具体的实例，演示HLS设计流程。

2022-05-13 | Vitis HLS

课时2：Vitis HLS设计流程介绍——Vitis HLS教程

传统的FPGA RTL设计流程主要是采用VHDL、VerilogHDL或System Verilog进行工程的开发，同时也是通过硬件描述语言来编写测试案例对开发的工程进行仿真验证

2022-05-11 | Vitis HLS

FIFO读数据异常分析

FIFO是FPGA设计中最常用的IP，读写时序相对简单，可能正是因为这个原因，通常不会去细读FIFO手册，具体怎么操作大概清楚，上手就写，一般不会出什么问题。最近却遇到读FIFO异常的情况，特意记录一下

2022-05-10 | FIFO

课时1：Vitis HLS的工作机制——Vitis HLS教程

Vitis HLS是一个高级综合工具。用户可以通过该工具直接将C、 C++编写的函数翻译成HDL硬件描述语言，最终再映射成FPGA内部的LUT、DSP资源以及RAM资源等。

2022-05-07 | Vitis HLS

Zynq SRIO枚举id方案设计

本文使用zynq7045实现SRIO枚举功能，PL端有SRIO IP，只需要将AXI维护端口挂到AXI-GP接口上，PS软件就可以通过AXI总线访问SRIO IP实现枚举自动分配ID功能。

2022-04-28 | Zynq, SRIO, zynq7045

MIPI CSI-2 Receiver Subsystem应用总结

在进行MIPI摄像头开发时，经常用到Xilinx的MIPI CSI-2 Receiver Subsystem IP，下面对该IP使用方法进行简单介绍。

2022-04-27 | MIPI

Vivado report_clock_interaction结果中不同颜色代表的含义

report_clock_interaction矩形框内的不同颜色表征了不同时钟域之间的路径所呈现的约束状态而非Slack（时序裕量）的恶化程度

2022-04-26 | Vivado

每日头条

利用成本优化型 FPGA 和自适应 SoC 释放创新潜能

本电子书主要侧重于为读者介绍成本优化型 FPGA 和自适应 SoC 技术，说明这些技术如何在不降低性能或效率的前提下，为硬件设计提供软件编程能力带来的灵活性优势。

CPM5 QDMA 的 Versal Tandem PCIe启动流程介绍

本文将从硬件设计和驱动使用两个方面介绍基于CPM5 QDMA 的 Versal Tandem设计和启动流程。

Vivado Design Suite 用户指南: 设计分析与收敛技巧

本文档涵盖了如何驱动 AMD Vivado™ Design Suite 来分析和改善您的设计

AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计 CED 示例

本文可让开发者们看懂 AMD Vivado™ Design Tool 2023.2 中的“AMD Versal™ Adaptive SoC CPM PCIE PIO EP 设计”CED 示例。

AMD 以太网设计示例

AMD 提供了支持不同速度的多种以太网 IP。此外，还提供了设计示例供用户用作参考。请参阅以下以太网设计示例列表。

基于VDMA的远程图像采集系统参考设计

本参考设计基于ZYNQ开发板，使用VDMA做原始图像采集系统，在petalinux下做服务器，通过Socket发送图像至Windows或者Linux上位机。

劳特巴赫利用 Zynq 突破嵌入式系统设计极限

劳特巴赫的 PowerDebug 模块设计选用了 AMD Zynq™ UltraScale+™ MPSoC。该器件以优化的异构处理引擎组合形式提供了出色的处理、I/O 和内存带宽

在 Windows 10 上创建并运行 AMD Vitis™ 视觉库示例

本篇文章将演示创建一个使用 AMD Vitis™ 视觉库的 Vitis HLS 组件的全过程。此处使用的是 Vitis Unified IDE。