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从本篇文章开始，我们来介绍下Xilinx FPGA的时钟结构、资源、用法，首先从7系列的FPGA开始，因为7系列的FPGA结构跟前面的有很大不同，而且前面那些FPGA用的也越来越少了。

本文写了三个示例，展示了三种综合脚本的写法，供大家可以参考。

vitis_hls 命令默认以 GUI 模式打开。要查看哪些选项可用于vitis_hls，可以使用-help选项

在KV260 AI入门开发套件简介中提到KV260有四个参考例程，smartcam是其中之一，下面介绍一下如何使用Petalinux编译smartcam应用，以及如何编译smartcam，使用vivado打开工程。

FPGA内容的设计大都是以同步电路为基础，而同步电路的触发则需要统一时钟。时钟信号彷佛是电路的“心跳”，统一给“被管理的”触发器提供血液

基于软件仿真工具对于动辄几百万门的ASIC验证而言，几乎显得力不从心。不管是从成本还是从性能的角度来看，使用硬件仿真器或者基于FPGA的原型验证平台，几乎是验证工程师的不二法门。