FPGA 跨时钟域信号传输 —— 实用指南（中文速查）
judy 在 周二, 10/28/2025 - 09:49 提交
跨时钟域（Clock Domain Crossing, CDC）是 FPGA 设计里最容易引发隐蔽 bug 的地方。要点：避免元稳态（metastability）并保证数据完整性。下面给出常用模式、示例代码与注意事项。
跨时钟域
异步FIFO设计思路，阅读并理解这篇文章，你可称为异步FIFO大拿
judy 在 周三, 09/13/2023 - 09:24 提交
异步FIFO通常用于跨时钟域处理，是逻辑设计常用基础模块
异步FIFO设计前传：同步FIFO的设计思路
judy 在 周一, 09/11/2023 - 14:58 提交
FIFO：First in, first out，先进先出；其主要作用是：数据缓存
为什么格雷码可以辅助解决多bit跨时钟域的问题？读完这篇文章，你就会进一步了解事情的本质
judy 在 周四, 09/07/2023 - 09:54 提交
格雷码是一种反射二进制码编码方式
FPGA的多bit信号跨时钟域处理方法之一：握手法（必须掌握）
judy 在 周一, 09/04/2023 - 17:01 提交
多bit信号跨时钟域的处理方法之一是握手法，也可以称作应答法
FPGA的多bit信号跨时钟域为什么不能使用两级同步打拍处理（面试必问）
judy 在 周二, 08/29/2023 - 10:15 提交
多bit信号跨时钟域如何处理呢？为什么不能使用两级打拍的方式呢？
FPGA Base Xilinx跨时钟域宏XPM_CDC
judy 在 周三, 02/01/2023 - 09:10 提交
最近看手底下的小伙子们写代码，对于跨时钟域的处理极度的不规范
跨时钟域（CDC）设计方法之单bit信号篇（一）
judy 在 周五, 03/25/2022 - 15:39 提交
FPGA内容的设计大都是以同步电路为基础，而同步电路的触发则需要统一时钟。时钟信号彷佛是电路的“心跳”，统一给“被管理的”触发器提供血液
FPGA跨异步时钟ASYNC_REG和XPM_CDC处理
judy 在 周一, 10/18/2021 - 16:53 提交
FPGA中跨异步时钟处理的方法，是面试中经常碰到的问题，也是我们平时工作中经常会碰到的场景，对于单bit的跨异步时钟处理，我们最常用的方法就是打两拍，但这时这两级寄存器最好是放到同一个Slice中，比如下面的代码