Vivado HLS学习(三)
judy 在 周一, 08/08/2022 - 15:32 提交
接口综合有两种,一种是block-level interface protocol和port-level interface protocol。
接口综合有两种,一种是block-level interface protocol和port-level interface protocol。
让我们以一个简单的例子,FIR 滤波器,来看看如何写出能适配不同型号 FPGA 的代码。
在FPGA的时序分析页面,我们经常会看到Max at Slow Process Corner和Min at Fast Process Corner,具体是什么含义呢?
本文基于可编程晶振SI570,就Xilinx FPGA收发器输入参考时钟的硬件设计及FPGA软件设计给出设计案例,供大家参考
在最近的工作中,又遇到了丢包逻辑的设计。突然想到在FPGA设计中,这是一个非常常见的功能,所以做一个简单的总结。
本教程涉及到linux版本下安装vivado(vitis)、qt和petalinux的安装。
传统的C语言数据类型 以8为边界,即数据宽度为8的整数倍,比如32bit,64bit等,相比之下RTL数据的位宽即比较灵活
数据同步一般是指数据从不同时钟域之间传递的过程,是FPGA设计中的基础。数据同步中最常见的问题就是数据在同步过程中被改变
在设计代码的时候,大部分人都是习惯于使用外部的编辑器进行设计,而不是使用vivado自带的编辑器
通常对FPGA下载程序时,会采用JTAG口下载,完成好HDL设计,并且验证无误后,对设计文件进行综合,布局布线以及生成比特流文件