judy的博客

Vivado从此开始（进阶篇）读书笔记——跨时钟处理

judy 在 周四, 09/08/2022 - 09:29 提交

在异步跨时钟域场合，对于控制信号（通常位宽为1bit）常使用双触发器的方式完成跨时钟域操作

提升设计性能的HDL编码方法

judy 在 周三, 09/07/2022 - 15:27 提交

实现FPGA 设计最大性能化的一个重要因素是正确的RTL 编码设计。

set_input_delay如何约束？

judy 在 周二, 09/06/2022 - 14:45 提交

今天我们就来详细分析一下，这个约束应该如何使用。

手撕IP核系列——Xilinx FIFO IP核-异步FIFO

judy 在 周二, 09/06/2022 - 09:37 提交

以前从来没有这么细扣过，认识比较肤浅，通过几天对Xilinx IP核的仿制，对异步FIFO有了更深刻的认识。

怎么做单元仿真

judy 在 周一, 09/05/2022 - 15:48 提交

无论是搞FPGA还是ASIC的工程师，都知道代码完成了要搞单元仿真（UT），但是怎么搞？

数字信号处理（二）：Xilinx FFT IP核详解（一）

judy 在 周一, 09/05/2022 - 11:15 提交

Xilinx LogiCORE IP快速傅立叶变换核实现了Cooley-Tukey-FFT算法，这是计算离散傅立叶变换（DFT）的有效方法

FPGA中应用LVDS信号

judy 在 周五, 09/02/2022 - 09:27 提交

FPGA开发中经常会用到LVDS信号，本文分别介绍intel fpga和xilinx fpga的LVDS信号处理方法。

基于Xilinx的时序分析与约束（2）----基础概念（上）

judy 在 周三, 08/31/2022 - 09:37 提交

数字电路根据逻辑功能的不同特点，可以分成两大类：组合逻辑电路与时序逻辑电路

RTL与HLS强强联合打造FPGA新开发之路

judy 在 周二, 08/30/2022 - 10:37 提交

Vitis HLS是Vitis AI重要组成部分，所以我们将重点介绍Vitis HLS。

JESD204接口调试总结——Xilinx JESD204B数据手册的理解

judy 在 周二, 08/30/2022 - 09:26 提交

JESD204B 标准中定义的确定性延迟机制要求多帧大小大于链路上的最大可能延迟。