set_output_delay如何约束？
judy 在 周一, 09/26/2022 - 09:50 提交
顾名思义，output_delay就是指输出端口的数据相对于参数时钟边沿的延时。
judy的博客
Xilinx 7系列SelectIO结构之DCI（动态可控阻抗）技术（一）
judy 在 周五, 09/23/2022 - 15:08 提交
PC电路板必须恰当的端接避免反射和振铃。本节我们介绍Xilinx器件DCI技术
Verilog语法之任务Task与函数Function
judy 在 周四, 09/22/2022 - 17:08 提交
与C语言中的函数类似，在Verilog代码中，通过把代码分成小的模块或者使用任务（task）和函数（function）
JESD204接口调试总结——Xilinx JESD204B IP 工程应用
judy 在 周四, 09/22/2022 - 14:41 提交
作为一个ADC和DAC接口，我们需要构建一个顶层模块
DDR应用中链表的设计
judy 在 周四, 09/22/2022 - 10:05 提交
本文重点介绍在FPGA设计中有关链表的方案以及一些难点。
在 Vivado 中使用 HLS 创建的IP
judy 在 周四, 09/22/2022 - 09:44 提交
在本实践中，我们将实际实现 HLS 组件作为 FPGA 设计的一部分
JESD204接口调试总结——Xilinx JESD204B IP testbench解析
judy 在 周三, 09/21/2022 - 14:31 提交
Xilinx JESD204B IP testbench解析
CityHash分析和Verilog实现（二）
judy 在 周三, 09/21/2022 - 09:57 提交
前面介绍了CityHash32中前3种场景下的算法实现，这里继续介绍最后一种，也是最复杂的一种
CityHash分析及Verilog实现（一）
judy 在 周二, 09/20/2022 - 10:15 提交
Hash是FPGA设计中非常常见的一个功能。它是将一个Mbyte长度的数据通过hash计算变成一个Nbyte长度的数据
petalinux中加入驱动模块
judy 在 周一, 09/19/2022 - 11:34 提交
使用petalinux定制完成Linux系统后，在单板中插入sd卡，系统正常启动。