FPGA的工作电流能有多大？
judy 在 周一, 03/21/2022 - 09:05 提交
众所周知，中高端FPGA的电源中有两大耗电大户，VCCINT核心电压，和MGT高速收发器，实际工作电流取决于资源使用率、时钟频率、逻辑翻转率等
judy的博客
KV260 AI入门开发套件简介
judy 在 周五, 03/18/2022 - 10:18 提交
去年参加Xilinx技术日，知道了KV260开发套件，对它有了初步的了解，最近拿到单板，对KV260有了新的认识，跟大家分享一下。
DDR3读写时序
judy 在 周一, 03/14/2022 - 09:26 提交
DDR接口信号分为DDR对外接口信号、用户应用接口信号和读写控制信号。对外接口信号直接与DDR芯片连接，用户应用接口信号为DDR控制器IP输出信号
快速上手Xilinx DDR3 IP核（4）——把MIG IP核封装成一个FIFO（下）（Native接口）
judy 在 周四, 03/10/2022 - 09:45 提交
本文将把Xilinx的MIG IP核DDR3的Native接口进行二次封装，将其封装成一个类似FIFO的接口，使其应用起来更加方便简单。
使用Petalinux的boot文件、根文件系统，和开源Linux的Image启动
judy 在 周一, 03/07/2022 - 10:17 提交
Petalinux编译后，在images/linux里，既有Image，也有image.ub。image.ub已经带文件系统，可以独立启动。
Zynq7035单板创建PYNQ镜像V2.6-2
judy 在 周一, 03/07/2022 - 09:29 提交
在zynq7035单板创建PYNQ镜像V2.6中介绍了，如何在zynq7035单板上创建PYNQ。在开发的过程也是一次次迭代的过程，如果遇到问题，需要重新构建硬件和PYNQ，下面就介绍一下，修改硬件平台后，PYNQ的开发流程。
【FPGA】时序概念
judy 在 周四, 03/03/2022 - 14:54 提交
primary clocks是vivado时序分析工具认为的时钟源点，一定要定义在最初始端。primary clocks只能用create_clk命令来定义。
快速上手Xilinx DDR3 IP核（3）——把MIG IP核封装成一个FIFO（上）（Native接口）
judy 在 周三, 03/02/2022 - 11:29 提交
本文将把Xilinx的MIG IP核DDR3的Native接口进行二次封装，将其封装成一个类似FIFO的接口，使其应用起来更加方便简单。
Vitis HLS跑通视觉加速例程(1)-demosaicing
judy 在 周三, 03/02/2022 - 09:44 提交
本部分通过将 HLS IP 和 Testbench 设计发送给编译器进行编译和执行，来执行 HLS 流的 C仿真阶段。
使用综合语法控制Vivado是否使用DSP块
judy 在 周二, 03/01/2022 - 10:28 提交
使用DSP的方法一般有两种：让综合器自己推断、例化DSP原语。有的时候为了偷懒或者有的计数器之类的需要跑高速，则可以让计数器也使用DSP实现。