作者：Samuel K. Moore，来源：悦智网
过去5年来，处理器从单块硅片发展成为了较小的芯粒集合。这种方法意味着，我们可以利用每个组件的最优技术来搭建中央处理器（CPU）的功能组件。超微半导体公司（AMD）的产品技术架构师萨姆•纳夫兹格（Sam Naffziger）是这种方法的早期建议者。最近，纳夫兹格就此话题回答了《科技纵览》有关芯粒的5个问题。
你认为基于芯粒的处理器中主要的挑战是什么？
萨姆•纳夫兹格：我们在五六年前就开始生产EPYC和Ryzen CPU系列了。当时，我们做了很多工作，想要找到最适合连接芯片（小块硅片）的封装技术。这是一个复杂的成本、性能、带宽密度、功耗以及制造能力的问题。虽然找到好的封装技术相对容易，但实际上大量且经济高效地制造产品则完全不同。
芯粒会给半导体制造过程带来怎样的改变？
萨姆•纳夫兹格：这肯定是该行业正在着力解决的问题。这就是我们当今所处的阶段，也是5到10年后我们可能所处的状态。我认为，如今的技术基本上是通用的。这些技术可以很好地用于单块芯片，也可以用于芯粒。有了芯粒，我们就有了更多的知识产权。因此，未来人们可以设想将工艺技术专业化，并获得性能收益、成本降低和其他方面的好处。不过，这并不是该行业目前的现状。
芯粒会给软件带来什么影响？
萨姆•纳夫兹格：我们架构的目标之一是使其对软件完全透明，因为软件是很难更改的。例如，我们的第二代EPYC CPU是由一个被计算芯片包围的集中式输入/输出（I/O）芯粒组成的。转向集中式I/O后，就能减少内存延迟，消除第一代产品面临的软件挑战。
如今，借助AMD即将推出的高性能计算加速器MI300，我们正在将CPU和图形处理器（GPU）计算芯片集成起来。这种软件集成意味着它们可以共享一个内存地址空间。因为该软件不必担心管理内存的问题，所以编程更容易。
体系结构可以在多大程度上分离到芯粒上？
萨姆•纳夫兹格：我们正在寻找扩展逻辑的方法，而静态随机存储器（SRAM）更具挑战性，模拟的东西肯定无法扩展。我们已经采取了用中央I/O芯粒来分离模拟的措施。借助与计算芯片3D集成的高密度缓存芯粒3D V-Cache，我们已经分离了SRAM。我预计，未来会有更多这种专业化的操作。物理学将决定我们可以实现的细粒度，而我对此持乐观态度。
要实现将不同公司的芯粒混合并匹配到同一个封装中，需要怎么做？
萨姆•纳夫兹格：首先，我们需要一个有关接口的行业标准。2022年推出的芯粒互连标准UCIe是重要的第一步。我们认为，这种模式会逐步发展，因为它确实对实现下一个级别的每瓦性能和单位成本性能至关重要。然后，我们将能够构建一个特定市场或客户的片上系统。
