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贸泽携手Xilinx推出全新的可编程单芯片自适应无线电平台电子书
本电子书重点介绍了Xilinx Zync® UltraScale+™ RFSoC，一个可扩展至完全支持6GHz以下频段的单芯片自适应无线电平台。此高性能RFSoC支持雷达、5G和卫星通信等RF无线解决方案所需的低功耗、高性能等特性。Zynq UltraScale+ RFSoC ZCU111评估套件旨在评估UltraScale+ ZCU28DR器件，并提供全面的射频模数信号链原型平台。
2021-04-26 |
无线电
【Vivado Design Suite 用户指南】：设计分析与收敛技巧
本文详细介绍Vivado工具对FPGA设计进行逻辑和时序分析的特点，以及工具生成的报告和信息。讨论实现时序收敛的方法，包括审查时钟树和时序约束，设计底层规划，以及平衡运行时间和结果。
2021-04-25 |
时序约束
【Vivado Design Suite用户指南】：逻辑仿真（v2020.2）
本文描述了Vivado仿真器作为独立工具和Vivado设计套件的一部分的使用，以及使用波形查看器来分析和调试设计。记录RTL设计的行为仿真，以及综合和实现设计的功能和时序仿真。
2021-04-22 |
UG900
【Vivado Design Suite用户指南】：综合（v2020.2）
本文详细介绍了使用Vivado®合成将RTL设计转化为门级网表，以便在Xilinx FPGA中使用SystemVerilog、Verilog和VHDL实现。描述了Vivado综合在项目和非项目模式中的使用，采用多种综合策略和设计约束。
2021-04-19 |
综合
【Vivado Design Suite用户指南】：使用约束（v2020.2）
本文描述在Vivado®工具中使用Xilinx®设计约束（XDC）。XDC结合了行业标准的Synopsys设计约束（SDC）和Xilinx专有约束。创建XDC来定义时钟，I / O延迟和时序异常（如错误和多周期路径以及最小/最大延迟）的详细信息。
2021-04-12 |
UG903
【Vivado Design Suite用户指南】：使用Vivado IDE（v2020.2）
本文介绍 Vivado® 集成设计环境 (IDE)，它提供了直观的图形用户界面 (GUI)，用于可视化和与 FPGA 设计交互。描述了Vivado IDE如何帮助您配置工具选项、分析和完善时序，以及设计平面图以改进结果。
2021-04-09 |
IDE
【Vivado Design Suite用户指南】：使用Tcl脚本（v2020.2）
本文详细介绍Vivado工具中Tcl脚本的使用，查询和修改自定义流程的内存设计。讨论如何使用Tcl过程来定义和共享自定义命令。提供了遍历设计层次结构、访问设计对象和处理自定义报告的步骤。
2021-04-08 |
Tcl脚本
白皮书 | 实现紧凑型工业摄像头的秘诀，就在这里！
在赛灵思推出的 Zynq UltraScale+ MPSoC白皮书中，详细解读了基于 InFO 封装的全新 Zynq UltraScale+ MPSoC 如何实现紧凑型工业摄像头，并全面展现了其所具备的优秀的性能、功耗比等优势。
2021-04-07 |
工业摄像头
【下载】使用加密技术确保7系列FPGA位流的安全应用说明(v1.2)
本文描述了使用 Vivado工具为 7 系列 FPGA 生成和编程加密位流和加密密钥的过程。
2021-04-02 |
7系列FPGA
【下载】使用 UltraScale和UltraScale+FPGA开发防篡改设计
本应用笔记提供了防篡改(AT)指南和实际案例，以帮助保护UltraScale™和UltraScale+™ FPGA启用的系统中可能存在的IP和敏感数据。
2021-03-31 |
XAPP1098
【下载】下一代安全设备中可编程性的重要性
Xilinx自适应器件的灵活性和可配置性与IP和工具产品相结合，可显著提高安全处理性能。
2021-03-26 |
可编程
【下载】Versal ACAP 硬件、IP 和平台开发方法指南
赛灵思 Versal ACAP 硬件、IP 和平台开发方法论是旨在帮助精简 Versal 器件设计进程的一整套最佳实践。Versal ACAP从设计之初即采用正确方法并尽早关注设计目标（包括 IP 选择和配置、块连接、RTL、时钟、I/O 接口和 PCB 管脚分配）至关重要。
2021-03-23 |
Versal ACAP
【下载】采用InFO封装的新型UltraScale+器件支持紧凑型工业相机
Xilinx公司采用InFO封装的新型Zynq UltraScale+ MPSoC实现了全方位的工业性能--所有这些器件都采用了具有高计算密度的紧凑外形。
2021-03-22 |
工业相机
【下载】UltraFast 设计方法指南（适用于赛灵思 FPGA 和 SoC）（中文版） (v2020.2)
本文档旨在描述推荐的设计方法，帮助用户在 Vivado® Design Suite 中有效利用赛灵思 FPGA 器件资源，并加速完成设计实现和时序收敛。提供推荐方法背后的原理，以支持用户制定出明智的设计决策。
2021-03-18 |
UG949
Vivado Design Suite 用户指南：I/O和时钟规划 (v2020.2)
本文描述了I/O规划过程，在RTL设计中与PCB设计人员一起执行端口分配，并与系统工程师一起利用目标Xilinx FPGA上的时钟资源；使用Vivado设计套件减少内部和外部导线长度，提高系统性能。
2021-03-16 |
UG899
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