在FPGA设计中，PLL（锁相环）模块作为核心时钟管理单元，通过灵活的倍频、分频和相位调整功能，为系统提供多路高精度时钟信号。它不仅解决了时序同步问题，还能有效消除时钟偏移，提升系统稳定性。本文将深入探讨智多晶PLL在实际应用中的关键注意事项，帮助工程师规避常见设计风险。
PLL动态相位调整
PLL模块支持对输出时钟的相位进行调整，CLKOP、CLKOS、CLKOS2、CLKOS3四组时钟信号都支持动态相位调整，但是同一时刻只有一个支持该功能。
当PHASESEL、PHASEDIR明确后，PHASESTEP信号每产生一次脉冲信号相位将调整1/(8*FVCO)，需要注意智多晶不同型号的FVCO范围存在差别，使用中请参考对应型号的数据手册。
Sealion系列 PLL相位调整
Sealion系列PLL支持CLKOPD单路时钟延迟，该延迟参考对象为CLKOP，延迟时钟从CLKO5端口输出。固定延迟1step对应50ps(±20%)。
CLKO5和CLKOPD均使用CLK05端口输出时钟，使用该功能是需要注意CLKO5和CLKOPD不能同时开启，同时开启时PLL IP将发出错误提示。
PLL频率输出计算
智多晶提供的PLL内有三种分频器，分别为输入、输出和反馈。输入分频减小输入频率后送到PLL比较器。反馈分频基本为一乘法器，PLL 电压控制振荡器 (VCO) 的输出通过反馈分频器减小其频率与另一输入频率比较，输出分频器控制最终输出频率。
输出频率计算如下：
上式中，反馈通道的分频系数由CLKFB_DIV及FB_DIV两部分组成，2个系数的乘积作为最终的反馈系数。如果选择OP作为反馈回路，则FB_DIV设置为OP通道的分频系数CLKOP_DIV。
PLL频率输出小数频率
PLL生成特殊的小数频率将无法生成，此时可以通过调整频率容限（百分比）的方式生成频率，此时输出频率与目标频率将会存在一定误差。例如，使用PLL的CLKOS端直接生成33.8MHz的频率无法生成，修改整频率容限（百分比）为1，再次生成，此时可以生成频率，生成频率为33.823529MHz。
多通道PLL小数分频
FPGA的PLL可以对输入时钟进行小数分频，分为多通道PLL小数分频和指定通道PLL小数分频。
（1）多通道PLL小数分频
当用户选择多通道PLL小数分频时，PLL所有7路输出时钟均为小数分频。此时，PLL输出时钟频率和参考时钟频率之间的关系如下：
上式中FRACN_DIV为精准分频参数，16bit，取值范围0-65535。FRACN_DIV会导致FVCO改变，所以PLL的所有输出时钟频率都会改变。
（2）指定通道PLL小数分频
当用户选择指定通道PLL小数分频模式时，只有CLKOS3单路输出为小数分频，其他6路输出通路为整数分频。此时，反馈支路时钟不能选择CLKOS3，PLL 输出时钟频率和参考时钟频率之间的关系如下：
CLKOS3输出频率通过FOUT_OS3进行计算，其他通道通过式FOUT进行计算。该方式仅对CLKOS3输出频率进行改变，其他端口不改变。
需要注意，单通道PLL小数分频和多通道PLL小数分频两种方式不能同时使用，同时使用时，IP将会输出错误信息。
总结
通过融合理论规范与实战经验，工程师可系统性规避PLL设计风险，充分发挥智多晶器件的高精度时钟管理能力。