Vivado Versal 在连接多个 NOC 的情况下出现写/读访问阻塞
judy 在 周四, 06/01/2023 - 15:20 提交
对 Versal 设计使用 Vivado DFX 时出现硬件故障，我怎样才能避免这种情况？
JESD204接口调试总结——JESD204C协议的介绍
judy 在 周四, 06/01/2023 - 10:03 提交
本入门文章由两部分组成，旨在介绍JESD204C标准，着重说明其与JESD204B的不同之处
医疗设备嵌入式系统的风险管理
judy 在 周三, 05/31/2023 - 15:21 提交
本文介绍了医疗设备设计中的功能安全和网络安全方法
Vitis Model Composer 2023.1现已更新！
judy 在 周三, 05/31/2023 - 15:15 提交
Vitis Model Composer 为 DSP 提供 AMD 系统生成器的所有功能性
Vitis 2022.2 - 在 Ubuntu 22 上调试 XGDB 失败
judy 在 周三, 05/31/2023 - 15:02 提交
尝试在装有 Vitis 2022.2 的 Ubuntu 22.x 机器上调试设计时，出现以下错误
如何通俗地理解原码、反码和补码
judy 在 周三, 05/31/2023 - 14:52 提交
进制是人为设计的一套带进制计数方法，比如日常使用的十进制，就是0-9这10个数字
FPGA 设计中经常犯的 10 个错误
judy 在 周三, 05/31/2023 - 09:39 提交
本文深入探讨在FPGA 设计中要避免的 10 大错误
112Gbps GTM收发器的PCB通道设计指南
judy 在 周二, 05/30/2023 - 15:51 提交
本文详细介绍了高速串行数据传输的印刷电路板（PCB）通道设计要求
AUMO 智能车载参展 Xilinx 技术日-苏州站
judy 在 周二, 05/30/2023 - 15:29 提交
AUMO 提供基于AMD Xilinx FPGA Zynq UltraScale+MPSoC 的自动驾驶车辆采集计算
ZYNQ HDMI输出实验——FPGA Vitis篇
judy 在 周二, 05/30/2023 - 10:09 提交
本实验使用FPGA通过HDMI接口输出彩条、色带、方块等图像。