Vivado SDK生成、使用静态库
matt z 在 周四, 03/23/2023 - 10:09 提交
在Xilinx/Vivado环境下，针对Non-OS环境，可以使用静态库；针对Linux环境，可以使用静态库和动态库
UltraScale+ 器件 Integrated Block for PCI Express 产品指南(v1.3)
judy 在 周四, 03/23/2023 - 09:24 提交
该核属于高带宽、高可缩放性且高可靠性的串行互连构建块解决方案，适用于基于UltraScale+™架构的器件。
Vitis IDE Git 集成快速入门
judy 在 周三, 03/22/2023 - 15:25 提交
本文将探讨如何在 Vitis™ 中使用 Git 集成以及如何使用团队操作来共享 Vitis 工程
通信中dBFS、dBm、dBV、dBW、0dB、-3dB的定义
judy 在 周三, 03/22/2023 - 15:23 提交
dBV(V大写），dBu(u小写），是模拟音频时代最常用到的两个单位。
ZYNQ - 无DDR固化程序（代码运行在OCM上）
judy 在 周三, 03/22/2023 - 14:58 提交
本文将无DDR固化的情况进一步进行介绍，讲解如何修改FSBL实现ZYNQ的程序固化
DMA/Bridge Subsystem for PCI Express 产品指南 (v4.1)
judy 在 周三, 03/22/2023 - 09:34 提交
赛灵思 DMA Subsystem for PCI Express® 可实现高性能、可配置的分散聚集 DMA
Vitis 软件平台安装
judy 在 周二, 03/21/2023 - 16:03 提交
Vitis软件平台由适用于交互式工程开发的集成设计环境和适用于脚本化或手动应用开发的命令行工具组成
关于HLS IP无法编译解决方案
judy 在 周二, 03/21/2023 - 11:10 提交
Xilinx平台的Vivado HLS 和 Vitis HLS 使用的 export_ip 命令会无法导出 IP
Verilog如何编写一个基础的Testbench
judy 在 周二, 03/21/2023 - 11:00 提交
本文将讲述如何使用Verilog 编写一个基础的测试脚本（testbench）。
Vivado中如何生成、例化和仿真DCP文件
yangyf000 在 周二, 03/21/2023 - 09:02 提交
在vivado-Tool-setting-project-setting-synthesis路径下，设置 -mode out_of_context