Bootgen 用户指南
judy 在 周一, 03/20/2023 - 16:17 提交
本文描述如何为 Zynq®-7000 SoC、7 系列 FPGA 和 Versal® ACAP 器件生成启动镜像。
Vitis HLS 2022.1新特性： performance pragma
yangyf000 在 周一, 03/20/2023 - 15:34 提交
Vitis HLS 2022.1新增了一个pragma名为performance，其施加对象是指定函数或循环
FPGA与数字IC求职知识准备：数字电路知识总结
judy 在 周一, 03/20/2023 - 11:15 提交
本文整理了数字电路课程中的相关基本的知识点和较为重要的知识点，用于求职的数电部分的知识准备
FPGA工程师面试——时序约束
judy 在 周一, 03/20/2023 - 09:11 提交
时序约束主要包括周期约束，偏移约束，静态时序路径约束三种
AMD FPGA的SelectMAP加载模式
judy 在 周五, 03/17/2023 - 15:10 提交
在不带内置ARM核的AMD FPGA产品系列中，FPGA的程序加载方式并没有发生大的变化
FPGA工程师面试——基础知识
judy 在 周五, 03/17/2023 - 15:09 提交
FPGA的底层资源主要有CLB基本逻辑单元、Block RAM、Distributed RAM(分布式)
GFLOPS和GMACS概念
judy 在 周五, 03/17/2023 - 09:51 提交
FLOPS是Floating-point Operations Per Second每秒所执行的浮点运算次数的英文缩写
Verilog使用always块实现时序逻辑
judy 在 周五, 03/17/2023 - 09:35 提交
这篇文章将讨论 verilog 中一个重要的结构---- always 块（always block）。
如何减少 OSERDES 的 CLK - CLKDIV 与 IDDR 的CLK 及 CLK - CLK_B 之间的歪斜
judy 在 周四, 03/16/2023 - 15:18 提交
本文就帮助解决歪斜违规问题提供几个解决方案
Vitis-Vivado 强制JTAG模式烧录QSPI方法
judy 在 周四, 03/16/2023 - 14:58 提交
本教程提供 VITIS 2021.1 QSPI-FLASH 下载方法如下