从FPGA说起的深度学习（三）
judy 在 周三, 02/15/2023 - 10:12 提交
在这篇 C++ 实现的第一篇文章中，我们开始针对卷积层的 C++ 实现
Vivado 生成BOOT.BIN
wyh102 在 周三, 02/15/2023 - 08:43 提交
ADD 添加要合并的文件，第一个是fsbl的elf文件
如何使用1G/10G/25GSwitching以太网IP切换速率
judy 在 周二, 02/14/2023 - 17:25 提交
本文介绍1G/10G/25G Switching以太网IP的手动和自动两种切换速率的原理和方法
2022.2（和更低）版本的 Vivado：Versal XPIO IOLOGIC 可能将捕获时钟反相
judy 在 周二, 02/14/2023 - 17:18 提交
Versal XPIO IOLOGIC 包含 IDDR、IFD、IDELAY、ODDR、OFD 和 ODELAY
RFSoC应用笔记 - RF数据转换器（17）：API使用指南之ADC状态指示函数
judy 在 周二, 02/14/2023 - 15:17 提交
本文主要介绍关于RF数据转换器的ADC状态指示函数的相关使用方法。
（更新）FPGA的工作电流能有多大？
judy 在 周二, 02/14/2023 - 09:43 提交
众所周知，中高端FPGA的电源中有两大耗电大户
提高Xilinx FPGA Flash下载速度
wyh102 在 周一, 02/13/2023 - 16:10 提交
最近在编写完FPGA逻辑，成功生成.bin文件后，发现将数据流文件烧写到Flash时间过长
带你快速入门AXI4总线--AXI4-Stream篇（3）：详解XILINX IP AXI4 STREAM DATA FIFO
judy 在 周一, 02/13/2023 - 15:59 提交
AXI4 STREAM DATA FIFO也是一种先入先出形式的数据缓存队列
[Vivado那些事儿]将自定义 IP （HDL）添加到 Vivado 模块设计（Block Design）
judy 在 周一, 02/13/2023 - 09:56 提交
使用Vivado Block Design设计解决了项目继承性问题，但是还有个问题
FPGA设计中如何防止信号被优化
judy 在 周一, 02/13/2023 - 09:36 提交
在FPGA开发调试阶段，经常遇到这样的情况，需要临时添加信号，观察信号变化