扫盲：复位信号如何影响FPGA资源利用率
wyh102 在 周一, 10/31/2022 - 15:50 提交
在数字系统设计中，我们传统上都认为，应该对所有的触发器设置一个主复位，这样将大大方便后续的测试工作
在 FPGA 上快速构建 PID 算法
judy 在 周一, 10/31/2022 - 12:05 提交
作为一名工程师，在项目实施阶段多多少少会遇到需要使用控制理论的应用程序。
Xilinx FPGA资源解析与使用系列——Transceiver（二）环回模式
judy 在 周一, 10/31/2022 - 09:29 提交
Transceiver的环回功能对于调试和定位问题非常重要。环回有四种模式
Power Design Manager 2022.2 简介
judy 在 周五, 10/28/2022 - 15:46 提交
了解 Versal 器件功耗估计从 XPE 迁移到 PDM 的简易迁移路径，并展示了其易用性和增强型向导。
Vivado联合Modelsim软件安装和仿真库编译
francis zhang 在 周五, 10/28/2022 - 15:31 提交
Vivado hls工具与Vitis统一软件平台的出现和发展，突破了以往使用FPGA进行设计时，使用语言HDL语言进行设计实现的瓶颈
基于Zybo Z7的图像处理加速项目
judy 在 周五, 10/28/2022 - 14:48 提交
在这个项目中，我们将创建一个简单的函数，将彩色图像转换为灰度图像
Xilinx FPGA资源解析与使用系列——Transceiver（一）参考时钟解析
judy 在 周五, 10/28/2022 - 10:02 提交
从IP核的时钟配置来学习transceiver的参考时钟架构细节
如何使用2022.1版本工具链实现ZCU102 USB启动（下）
judy 在 周四, 10/27/2022 - 17:00 提交
由于UG1029已经对LINUX下dfu-util的操作步骤做了详细说明，本文介绍WIN10下dfu-util的操作步骤
FPGA处理浮点数
judy 在 周四, 10/27/2022 - 16:56 提交
通过阅读IP手册可以知道，该IP支持的很多种浮点数计算，今天主要介绍最简单的加法操作
PCIE项目中AXI4 IP核例化详解
judy 在 周四, 10/27/2022 - 11:33 提交
本工程实现PCIE的8通道速率2.2GBps通信，并验证数据的正确性