关于7系列FPGA LVDS和LVDS_25 I/O Bank兼容问题
judy 在 周五, 07/01/2022 - 11:15 提交
我们在设计外设和Xilinx 7系列FPGA互联时，经常会用到LVDS接口。如何正确的保证器件之间的互联呢？本博文整理了Xilinx官方相关技术问答
TCL脚本控制VIVADO-VIO调试核
judy 在 周五, 07/01/2022 - 09:36 提交
在用vivado开发过程中，经常vio调试核，如果要vio输出信号较多，并且信号触发顺序需要控制时，每次通过手动输入就有些麻烦
如何生成BRAM初始值的coe文件？
guanxiao_505740 在 周五, 07/01/2022 - 09:30 提交
Vivado中BRAM IP核是经常会用到的，而一种比较简便的给RAM赋初值的方式就是通过一个coe文件进行加载，那么如何用matlab来产生这样一个可直接使用的coe文件呢？
Kria KR260 机器人入门套件：通过硬件加速释放机器人
judy 在 周四, 06/30/2022 - 16:33 提交
Kria™ KR260机器人入门套件包括用于机器人、机器视觉、工业通信和控制应用的预建接口、可定制的硬件加速功能，并通过Kria SOM加快部署时间。
通过tcl脚本生成Block_RAM的IP
judy 在 周四, 06/30/2022 - 11:14 提交
Block_RAM应该是每个FPGA开发者经常遇到的，其作为一种固定资源存在于FPGA中，针对xilinx的BRAM，正常通过vivado的IP Core Generator得到
如何编写一个高效的Testbench？
judy 在 周四, 06/30/2022 - 09:34 提交
本文将告诉你：对于小型设计，要如何编写一个高效率的testbench。
了解ADX4 IP可在任何输入频率和温度下提高ADC的射频性能
judy 在 周四, 06/30/2022 - 09:04 提交
本视频教程阐述了如何创建一个Vivado工程，以及如何基于VHDL设计案例和EV12AQ600-ADX-EVM演示板，在Kintex Ultrascale FPGA上实现ADX4 IP。
AMD 为革命性的佳能自由视角视频系统提供实时边缘端 AI 处理，引领体育直播转型
judy 在 周三, 06/29/2022 - 15:32 提交
Versal AI Core 系列具备的高性能和超低时延处理能力显著缩短了图像处理时间，与传统架构的几分钟时间相比，这种架构能够近乎实时地生成直播回放
使用 Xilinx Kria KV260 在 Ubuntu 上轻松进行机器学习
judy 在 周三, 06/29/2022 - 11:01 提交
本文旨在帮大家了解如何在运行 Ubuntu 桌面的 Xilinx KV260 Vision AI 入门套件上轻松设置机器学习推理功能。
FPGA MCU FSMC通信接口——NAND Flash模式
judy 在 周三, 06/29/2022 - 10:30 提交
之前很早就听说了FSMC接口用于MCU与FPGA之间的通讯。最近使用的一款MCU与FPGA之间通讯，FPGA模拟成NAND Flash作为Memory让MCU读写