IoT 领域 Xilinx 花开两枝，Versal 与 Zynq MPSoC 双双获奖！
demi 在 周四, 12/19/2019 - 10:35 提交
12月12日，由全球电子科技领域专业媒体电子发烧友举办的“2019年度第六届中国IoT大会”在深圳圆满落幕。赛灵思 Versal™ 自适应计算加速平台（ACAP）荣膺 “IoT技术创新奖”。
【视频】赛灵思面向 5G 应用的第三代 RFSoC 平台
demi 在 周四, 12/19/2019 - 10:16 提交
本视频将向您详细演示赛灵思第三代 Zynq® UltraScale+™ RFSoC 器件，这是全球唯一集成高性能数模/模数转换器的硬件可编程 SoC ，不仅全面支持 6GHz 以下频段，还可为毫米波应用提供更广泛的支持。
自主泊车不是梦，Xilinx 为百度量产型自主泊车专用车载计算平台 ACU-Advanced提供强大动力
demi 在 周四, 12/19/2019 - 09:24 提交
昨天，在 2019 年百度 Apollo 生态大会上， 百度展示了其最新量产型自主泊车专用车载计算平台 ACU-Advanced —— 这是业界首款基于赛灵思全球领先的车规级异构多核处理器平台—— XA Zynq UltraScale+ MPSoC 5EV 而实现的量产级 AVP 专用车载计算平台。
在Vivado中，您使用过TCL吗？
demi 在 周三, 12/18/2019 - 17:19 提交
Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq 7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的；在运行速度、算法优化和功能整合等很多方面都有了显著地改进。
DCM / DLL / PLL / MMCM区别
demi 在 周三, 12/18/2019 - 16:23 提交
对于FPGA工程师来说，DCM / DLL / MMCM / PLL这些词简直每天都能看到，但很多人并不是很清楚它们之间的差异。在Xilinx的FPGA中，时钟管理器称为Clock Management，简称CMT。我们所用到的DCM / PLL / MMCM都包含在CMT中。
极速行情网关开发新思路——用C开发极速行情解码
demi 在 周三, 12/18/2019 - 16:01 提交
天下武功，唯快不破。XDF前夕，中泰证券与赛灵思 (Xilinx) 联合在其极速交易平台(XTP)开发了新的极速行情转发系统，并在X-Club XTP开发者大会上进行了详细的介绍。X+X 组合将为大家带来什么样的体验呢? 本文为大家介绍下 X+X 的 “黑科技”。
后摩尔定律时代，以库兹韦尔定律加速投资回报
demi 在 周三, 12/18/2019 - 11:04 提交
摩尔定律走向消亡，引发的新趋势将因此更强劲发展。面对未来，一起来看看赛灵思 CTO Ivo Bolsens 有着怎样的展望。
瑞萨电子宣布与赛灵思合作，共同开发Versal ACAP参考设计
demi 在 周三, 12/18/2019 - 09:34 提交
瑞萨电子株式会社宣布推出电源解决方案及其全资子公司IDT的时钟解决方案，可支持适用于Xilinx Versal 自适应计算加速平台（ACAP）的Xilinx VCK190评估套件和瑞萨VERSALDEMO1Z电源参考板。
FPGA图像处理（7）常用算法：解 Bayer 格式
demi 在 周二, 12/17/2019 - 16:33 提交
Bayer 格式指的是大多数彩色图像传感器在每个像素点位置只感应 RGB 三通道中一个通道的颜色，用于节约制造成本。而且由于人眼对绿色较为敏感，50% 的像素点感应 G，25% 的像素点感应 R，25% 的像素点感应 B。
AXI总线简介（一）
demi 在 周二, 12/17/2019 - 15:13 提交
AXI4.0-lite是AXI的简化版本，ACE4.0 是AXI缓存一致性扩展接口，AXI4.0-stream是ARM公司和Xilinx公司一起提出，主要用在FPGA进行以数据为主导的大量数据的传输应用。